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J-GLOBAL ID：201702223918042596   整理番号：17A0417571

161dBFS/Hz NSDを達成する16.2 9GS/秒1GHz BWオーバサンプル連続時間パイプラインA DC【Powered by NICT】

16.2 A 9GS/s 1GHz-BW oversampled continuous-time pipeline ADC achieving -161dBFS/Hz NSD

著者 (6件)： Shibata Hajime (Analog Devices, Toronto, Canada) ,  Kozlov Victor (Analog Devices, Toronto, Canada) ,  Ji Zexi (Analog Devices, Toronto, Canada) ,  Ganesan Asha (Analog Devices, Wilmington, MA, USA) ,  Zhu Haiyang (Analog Devices, Wilmington, MA, USA) ,  Paterson Donald (Analog Devices, Wilmington, MA, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 278-279  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 伝統的A DCでは,入力信号はスイッチドキャパシタ回路によるフロントエンドでサンプリングされとフロントエンド試料採取器は入力サンプリングキャパシタを充電するエイリアシング,雑音折畳み,および高ピークA DC駆動電流のようなアーチファクトを紹介したにもかかわらず,すべての内部信号は離散時間(DT)で処理される。ΔΣA DCでは,これらの問題はシグナル鎖,全体信号鎖消費電力を低減するプレフィルタと運転者の要求を緩和する連続時間(CT)手法を用いたDTループフィルタを置換することにより解決した。CTΔΣsも緩和雑音,負荷と利得帯域幅要求のために同じプロセスノード低電力内部演算増幅器の2~3倍高いクロック能力のような付加的な利益を導入した。これらCT利益はΔΣアーキテクチャに排他的ではないので,他のA DCアーキテクチャは同様にDTブロックを置換CTによって利益を得ることができる。CTパイプラインA DC,全てのパイプライン段階を通してCT回路を有する入力と残留信号を処理することを示した。パイプラインアーキテクチャを用いたCT信号処理の組み合わせは,CTΔΣA DCのそれよりも2倍以上大きいディジタル化帯域幅(BW)を達成しながらCT利点を継承A DCシステム,同じプロセスノードにおけるDTパイプラインA DCに匹敵することを実現した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： エイリアシング ,  消費電力 ,  *連続時間系 ,  利得 ,  雑音 ,  クロック ,  帯域幅 ,  計算機アーキテクチャ ,  SC回路 ,  演算増幅器 ,  アーチファクト
準シソーラス用語： パイプラインアーキテクチャ ,  ループフィルタ ,  プレフィルタ ,  駆動電流 , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 秒 ,  オーバサンプル ,  連続時間 ,  パイプライン ,  DC