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J-GLOBAL ID：201702224966556780   整理番号：17A0885676

弱い細胞を意識した誤差補正による3D DRAMフォールトトレランスの改善【Powered by NICT】

Improving 3D DRAM Fault Tolerance Through Weak Cell Aware Error Correction

著者 (6件)： Wang Hao (Department of Electrical, Computer and System Engineering, Rensselaer Polytechnic Institute, Troy, NY) ,  Zhao Kai (Department of Electrical, Computer and System Engineering, Rensselaer Polytechnic Institute, Troy, NY) ,  Lv Minjie (Institute of Artificial Intelligence and Robotics, Xi’an Jiaotong University, Xi’an, Shaanxi, China) ,  Zhang Xuebin (Department of Electrical, Computer and System Engineering, Rensselaer Polytechnic Institute, Troy, NY) ,  Sun Hongbin (Institute of Artificial Intelligence and Robotics, Xi’an Jiaotong University, Xi’an, Shaanxi, China) ,  Zhang Tong (Department of Electrical, Computer and System Engineering, Rensselaer Polytechnic Institute, Troy, NY)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 66  号： 5  ページ： 820-833  発行年： 2017年 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 新たな3D DRAM製品は計算機システム性能を大幅に改善できるが,比較的高コストは,その広範な実際の採用を防止する最も重要な問題の一つである。直感的に,強いメモリフォールトトレランスはDRAMダイスの製造コストを低減するために活用できる,製造コスト節約がメモリフォールトトレランスのコストオーバヘッドを相殺できるかどうか全コストを低減させるであろう。それにもかかわらず,このような単純な概念を3D DRAMためだけで実際に実行可能なオプションであることができる:(1)積層論理金型は3D DRAMチップ内メモリフォールトトレランスを実装し,ホストCPUとCPU DRAM界面上のいかなる変化も回避できる。(2)3D DRAMチップ内論理ダイとDRAMダイスの両方の全所有権,DRAMメーカーは3D DRAMビットコストを最小化するための可能性を完全に利用できた。この直感に続いて,著者らは,3D DRAMフォールトトレランス設計戦略を開発した。は非常に小さな冗長性と待ち時間オーバヘッドで弱いDRAMセルに非常に強い耐性を達成することができる。鍵は誤り訂正符号(ECC)復号化の弱い細胞および実行時構成可能性の検出能を凝集することである。添加では,この設計戦略を弱い細胞検出(例えば,弱い細胞ミス検出と誤検出)の不正確さを取り込むことができる。は,徹底した数学的解析を行い,結果は,すべての弱い細胞の百九十%は事前に既知であれば,1:8(今日のECC DIMMと同じ)の冗長性オーバヘッドの下で,この設計戦略は10~ 4と6×10~ 5の弱い細胞速度に耐えることができることを示した。テストビークルとしてミクロンのハイブリッドメモリ立方体(HMC)3D DRAMチップを用いて,実装コストを評価し,結果は,論理ダイ上に0.4mm以下~2(45nmノード)しか消費しないことを示した。CPUとDRAMシミュレータを用いて,著者らはさらに多様な計算のベンチマーク上でのシミュレーションを行い,結果は,この設計解は平均性能劣化2%以下を招くことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 生産者 ,  *フォールトトレランス ,  シミュレータ ,  誤り訂正符号 ,  *誤り訂正 ,  計算機システム ,  ベンチマーク ,  復号化 ,  界面 ,  *三次元 ,  冗長性 ,  製造原価 ,  *DRAM ,  待ち時間
準シソーラス用語： テストビークル , 【Automatic Indexing@JST】

分類 (1件)： その他のディジタル計算機方式  (JC02050G)

タイトルに関連する用語 (6件)： 細胞 ,  意識 ,  誤差補正 ,  3D ,  DRAM ,  フォールトトレランス