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J-GLOBAL ID：201702230792032248   整理番号：17A0056307

ハードウエア加速されたニューラルネットワークにSRAMアーキテクチャにおける誤差耐性の測定【Powered by NICT】

Measuring error-tolerance in SRAM architecture on hardware accelerated neural network

著者 (6件)： Kwon Sangheon (School of Electrical and Electronic Engineering, Yonsei University) ,  Lee Kyungmin (School of Electrical and Electronic Engineering, Yonsei University) ,  Kim Yoonsoo (School of Electrical and Electronic Engineering, Yonsei University) ,  Kim Kyungah (School of Electrical and Electronic Engineering, Yonsei University) ,  Lee Changmin (School of Electrical and Electronic Engineering, Yonsei University) ,  Ro Won Woo (School of Electrical and Electronic Engineering, Yonsei University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICCE-Asia  ページ： 1-4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高価なオフチップDRAMアクセスの数を減らすために畳込みニューラルネットワーク(CNN)のためのハードウエアアクセラレータは大量SRAMを伴う。設計傾向は,建築家に意味を与える:SRAM面積は将来CNN加速器のための全チップ面積を支配するであろう。高エネルギー粒子の衝突のようなソフトエラーの確率はSRAMの密度に比例するので,メモリサブシステムの誤差はプロセス技術スケールとして主要な関心事になるであろう。本論文では,ハードウェア加速ニューラルネットワークにおいて,このようなソフトエラーに対するフォールトトレラントメモリシステムの必要性を調べた。畳込み層は互いに異なる許容誤差を持つことを見出した。層の許容誤差は,出力層になると悪化する傾向がある。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： DRAM ,  加速器 ,  *ニューラルネットワーク ,  公差 ,  *SRAM ,  畳込み ,  計算機アーキテクチャ ,  建築家 ,  *ハードウェア ,  ソフトエラー
準シソーラス用語： 高エネルギー粒子 ,  チップ面積 , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (7件)： ハードウエア ,  加速 ,  ニューラルネットワーク ,  SRAM ,  アーキテクチャ ,  誤差 ,  耐性