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J-GLOBAL ID：201702230847791896   整理番号：17A0026824

500-MHz,0.76-W/mm²電力密度そして76.2%電力効率,65-nm CMOSでの完全統合ディジタルバックコンバータ

A 500-MHz, 0.76-W/mm Power Density and 76.2% Power Efficiency, Fully Integrated Digital Buck Converter in 65-nm CMOS

著者 (3件)： Lee Minbok (Department of Electrical and Computer Engineering, and the Inter-University Semiconductor Research Center, Seoul National University, Seoul, South Korea) ,  Choi Yunju (Department of Electrical and Computer Engineering, and the Inter-University Semiconductor Research Center, Seoul National University, Seoul, South Korea) ,  Kim Jaeha (Department of Electrical and Computer Engineering, and the Inter-University Semiconductor Research Center, Seoul National University, Seoul, South Korea)
資料名： IEEE Transactions on Industry Applications  (IEEE Transactions on Industry Applications)
巻： 52  号： 4  ページ： 3315-3323  発行年： 2016年 
JST資料番号： A0338B  ISSN： 0093-9994  CODEN： ITIACR  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文で,筆者らは,単一CMOSチップ上で能動部品と受動部品を完全に統合した,500-MHzオンチップディジタル制御バックコンバータを提案した。高電力密度を達成するために,インダクタと出力キャパシタの両方に対してシリコン領域を低減する,否定結合インダクタを有する二相インターリーブバックコンバータを採用した。加えて,オンチップ積層L/C構造は20%の領域節約を達成できた。更に,500-Hzスイッチング周波数をサポートするために,筆者らは9ビット時間ベースのアナログからディジタルへのコンバータと15%-90%広範囲ディジタルパルス幅変調(DPWM)を含む低電力ディジタルパルス幅変調(PWM)コントローラを提示し,それは0.075mm²と3mWの消費だけを占めた。65-nm CMOSで作成したプロトタイプICは2.2-V入力を1.2-V出力に変換でき,76.2%のピーク電力効率と0.76W/mm²の最大電力密度を達成できた。同時に,それは0.84Wを配布でき,1.54-nHオンチップインダクタと2.63-nFオンチップキャパシタを含む1.1mm²の有効領域を占めることができた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST

シソーラス用語： *エネルギー密度 ,  *電力効率 ,  *DC-DCコンバータ ,  半導体 ,  ディジタル方式 ,  部品 ,  回路部品 ,  超小形回路技術 ,  インダクタ ,  コンデンサ ,  周波数 ,  CMOS
準シソーラス用語： *電力密度 ,  *バックコンバータ ,  ディジタル ,  能動部品 ,  受動部品 ,  オンチップ ,  キャパシタ ,  スイッチング周波数

分類 (2件)： 電力変換器  (NB08030B) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 電力密度 ,  電力効率 ,  CMOS ,  統合 ,  ディジタル ,  バックコンバータ