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J-GLOBAL ID：201702239085003467   整理番号：17A0754786

適応電圧スケーリングと動的パワーゲーティングを用いた22nmグラフィックス実行コアにおけるポストシリコン電圧ガードバンド削減【Powered by NICT】

Postsilicon Voltage Guard-Band Reduction in a 22 nm Graphics Execution Core Using Adaptive Voltage Scaling and Dynamic Power Gating

著者 (9件)： Cho Minki (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Kim Stephen T. (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Tokunaga Carlos (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Augustine Charles (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Kulkarni Jaydeep P. (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Ravichandran Krishnan (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Tschanz James W. (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  Khellah Muhammad M. (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA) ,  De Vivek (Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 1  ページ： 50-63  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 大量生産では,温度の逆数依存性(ITD)と加齢に伴う対応への従来のアプローチは,金型の小さなランダム試料を試験に基づく全ての金型へpostsilicon平坦な電圧ガードバンドを加えることである。この方式は誤りのない動作を保証するが,エネルギー効率を著しく劣化させる,最悪の場合金型で見られるように,ITDと加齢による最大遅延の劣化に対して全ての金型をペナルティとして,最大時効条件を仮定した。本論文では,22nmゲートプロセスで実現したグラフィックス実行コアはITDと実際のエージング条件に起因する遅延劣化を監視するために金型可変同調レプリカ回路(TRC)を用いた。最小追加電圧で正しい動作を維持するために実行時間中に必要に応じてTRCは,V_CCを動的に調整する適応電圧スケーリングを誘発する。測定データはベースライン方式と比較して0.4V(0.8 V)で33%まで(14%)省エネルギーを示した。TRCは,動的電力ゲーティング(DPG)方式で利用される高速低下ガードバンドに起因する低エネルギーオーバヘッドである。DPGは,通常運転時の負荷線効果を導入し,エネルギーを節約し,ベースラインとしてISO性能を維持するためにTRCによる低下検出にこの荷重線を不活性化した。シリコンデータはDPGは0.8V(0.6 V)で14.5%(7%)によってエネルギー効率を向上させることができることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 大量生産 ,  遅延特性 ,  高速度 ,  エネルギー効率 ,  ペナルティ ,  基準線 ,  *電圧 ,  不活性化 ,  時効 ,  低エネルギー ,  省エネルギー技術 ,  節約
準シソーラス用語： 省エネルギー ,  実行時間 ,  可変同調 ,  *パワーゲーティング ,  *電圧スケーリング , 【Automatic Indexing@JST】

分類 (2件)： ディジタル計算機ハードウェア一般  (JC04010C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： 適応 ,  電圧スケーリング ,  パワーゲーティング ,  グラフィックス ,  コア ,  シリコン ,  ガード ,  バンド