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J-GLOBAL ID：201702245865179508   整理番号：17A0852221

二重チャネルの高性能分割ゲートエンハンスUMOSFET【Powered by NICT】

High-Performance Split-Gate-Enhanced UMOSFET With Dual Channels

著者 (5件)： Wang Ying (Key Laboratory of RF Circuits and Systems, Ministry of Education, Hangzhou Dianzi University, Hangzhou, China) ,  Yu Cheng-Hao (Key Laboratory of RF Circuits and Systems, Ministry of Education, Hangzhou Dianzi University, Hangzhou, China) ,  Li Meng-Shi (College of Information and communication Engineering, Harbin Engineering University, Harbin, China) ,  Cao Fei (Key Laboratory of RF Circuits and Systems, Ministry of Education, Hangzhou Dianzi University, Hangzhou, China) ,  Liu Yan-Juan (College of Information and communication Engineering, Harbin Engineering University, Harbin, China)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 4  ページ： 1455-1460  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,二重チャネル(DSGE UMOS)の最適化された分割ゲート強化されたトレンチMOSFETを提案した。二次元デバイスシミュレータATLASを用いて,提案した構造の特性を調べることである。従来SGE UMOSと比較すると,最適化されたデバイスは120Vの絶縁破壊電圧,は,付加的なp型井戸領域の採用に起因するでの特定のオン抵抗(R_ON.)の有意な低下を示した。更に,提案した構造は,シングルイベントバーンアウト(SEB)生存を高めることができる。DSGE UMOSに基づいて,硬化DSGE UMOS(n型バッファ層はエピタキシャル層と基板層の間に加えられた,)もバッファ層の添加はSEB性能を向上させる多くできることを検討した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *MOSFET ,  バッファ層 ,  二次元 ,  オン抵抗 ,  最適化
準シソーラス用語： エピタキシャル層 ,  単事象バーンアウト ,  絶縁破壊電圧 ,  ATLAS ,  デバイスシミュレータ ,  トレンチ ,  *スプリットゲート ,  *デュアルチャネル , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： 二重チャネル ,  高性能 ,  分割ゲート ,  エンハンス