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J-GLOBAL ID:201702247556362839   整理番号:17A0214234

低電力と高性能のためのマルチV_Tゲートスタックを用いた10nm FinFET技術の信頼性キャラクタリゼーション【Powered by NICT】

Reliability characterization of 10nm FinFET technology with multi-VT gate stack for low power and high performance
著者 (13件):
資料名:
巻: 2016  号: IEDM  ページ: 15.1.1-15.1.4  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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10nm FinFETプロセス技術の信頼性評価を報告した。仕事関数工学によるマルチV_Tを用いたによるユニークな信頼性挙動を示した。固有B TI,H CIとTDDBは14nmノード対達成可能であると考えられる,異なるV_Tタイプのトランジスタは外因性問題を示さない,異なるVmaxを支持することができた。スケール背が高く,狭いフィン形状はH CI PMOSとオン状態TDDBを増強するトランジスタ自己加熱を増加させるが,さらにモデル[1]と検証されたACモードを含む現実的な回路動作で軽減できることを示す。SERを含むSRAMと製品信頼性結果も目標を超えた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (1件):
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固体デバイス計測・試験・信頼性 

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