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J-GLOBAL ID：201702249302130601   整理番号：17A0797967

Vinculum法を用いた高速ベーダBCD乗算器の実現【Powered by NICT】

Implementation of high speed Vedic BCD Multiplier using Vinculum method

著者 (3件)： Lakshmi G. Sree (Geethanjali College of Engineering and Technology, Hyderabad, India) ,  Fatima Kaleem (HOD, Muffakamjah College of Engineering and Technology, Hyd, India) ,  Madhavi B.K. (ECE Dept, SriDevi Womens Engineering College, Hyderabad, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： TENCON  ページ： 147-151  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ベーダスートラと呼ばれるVedic数学上で動作するBCD乗算器を提案した。より高い複素数に変換する最も簡単な形にVinculumと呼ぶ方法を用いた。数系では脱離レート6,7,8,9は演算のための僅か6,7,8,9から成る高複素数と数は総数4,3,2,1そこに変換されるまたは任意の数は1~5桁の間にあると呼ばれている。この特徴は桁上げ世代と桁上げ伝搬遅延のような性能パラメータによって特に加算器と乗算器構造における減少を減少させた。演算乗算を選択し,従来の乗算器[1][2][3]とベーダ乗算器[5]と比較し,速度の改善は,従来の乗算器の場合に83.5%と高速応用に適したvedic乗算器の場合に47.8%であることが観察された。アーキテクチャをXilinx頂点4FPGAを用いて実装した,同じことがTSMC180nm技術のCadenceディジタル遭遇ツールを用いて行った。結果はB CD数の直接操作を用いた10進法乗算器と比較した場合,提案したBCD乗算器である速度の点で非常に効率的であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 脱着 ,  *乗算 ,  *高速度 ,  計算機アーキテクチャ ,  *乗算器 ,  加算器 ,  ディジタル方式 ,  複素数 ,  演算
準シソーラス用語： 伝搬遅延 , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (1件)： 乗算器