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J-GLOBAL ID：201702250532148503   整理番号：17A0302287

高性能FPGAに基づく統合ユニットの設計と実現【JST・京大機械翻訳】

Realization of the critical technologies merging unit based on FPGA

著者 (6件)： Mu Tao (XJ Electric Technology Center) ,  Ren Zhihang (XJ Group Corporation) ,  Fan Zhanfeng (XJ Electric Technology Center) ,  Zhao Yingbing (XJ Electric Technology Center) ,  Hao Wei (XJ Electric Technology Center) ,  Wang Nan (XJ Group Corporation)
資料名： Dianlixitong Baohu Yu Kongzhi  (Dianlixitong Baohu Yu Kongzhi)
巻： 44  号： 19  ページ： 128-132  発行年： 2016年 
JST資料番号： C2675A  ISSN： 1674-3415  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文では,ユニットの機能の実現におけるFPGAの高リアルタイム性,高精度,高信頼性の応用について紹介し,FPGAによる結合ユニットの点のSV波送受信を実現する方法を重点的に紹介し,FPGAによりユニットの時間同期化を実現する時の原理と方法を紹介した。点点SVメッセージ送受信プロセスにおいて,FPGAはDM9000Cを制御し,受信したSVメッセージをFIFOにキャッシュし,内部タイマにより受信したメッセージ打時標に対して,SVメッセージ受信のギャップをFPGAでCPUにより正確に制御することにより,SVメッセージの送信時間を正確に制御する。その離散性は100NS以内であることを保証した。時間状態では,FPGAによりBコードと1588対の時の情報を解析し,マージユニットの時間同期を保持し,追跡アルゴリズムを用いてパルス時間間隔を求めた。外部同期信号を失うとき,FPGAの時間同期モジュールは,クロックの状態にシームレスに切り替えられ,そして,合併の精度を,長時間で保証することができた。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 送信 ,  同期信号 ,  FIFO ,  クロック ,  キャッシュメモリ ,  *FPGA ,  パルス ,  SV波 ,  受信
準シソーラス用語： 時間間隔 ,  時刻同期 ,  高信頼性 ,  高精度 ,  実時間 , 【Automatic Indexing@JST】

著者キーワード (5件)： merging unit ,  FPGA ,  IEC61850 ,  time synchronization ,  PTP SV

分類 (1件)： 電気式制御機器  (IC02020Y)

タイトルに関連する用語 (4件)： 高性能 ,  FPGA ,  統合 ,  設計