文献

J-GLOBAL ID：201702253819645886   整理番号：17A0417666

時分割二重キャリブレーションを用いた197fs_rms集積ジッタと 65dBc参照スパーを持つ29.7A2.5GHz注入同期ADPLL【Powered by NICT】

29.7 A 2.5GHz injection-locked ADPLL with 197fs_rms integrated jitter and -65dBc reference spur using time-division dual calibration

著者 (8件)： Kim Sungwoo (Seoul National University, Korea) ,  Ko Han-Gon (Seoul National University, Korea) ,  Cho Sung-Yong (Seoul National University, Korea) ,  Lee Jinhyung (Seoul National University, Korea) ,  Shin Soyeong (Seoul National University, Korea) ,  Choo Min-Seong (Seoul National University, Korea) ,  Chi Hankyu (SK hynix, Icheon, Korea) ,  Jeong Deog-Kyoon (Seoul National University, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 494-495  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 注入同期発振器(ILO)を用いたクロック発生器は注入スイッチのような付加的な回路の低オーバヘッドで顕著なジッタ性能を提供する。射出クロックは,噴射期間における振動子の端を清浄ため,ジッタ累積を避けることができる。しかし,ILO単独では注入された基準により設定された望まれる発振周波数間のミスマッチとプロセス,電源電圧および温度(PVT)変動[1]上で変えることができることを自励発振周波数のために重篤な基準スパーを引き起こす。この理由のために,連続的に周波数誤差,F_ERRを無効に自走発振周波数,F_OSCを調整することが必要である。F_ERRはF_OSC間の周波数差であり,増殖比,N,は基準周波数,F_REFを時間。このような性能劣化を最小化するために,パルスゲーティング[2]とレプリカ遅延セル[3]のような技術を提示した。F_ERRの最小化が達成されるが,注入と位相検出器間の経路遅延不整合は未解決のままである,平低減能力を制限している。遅延不整合を均等化のための正確なキャリブレーションは低平性能を達成するために必要である。本論文では,PVT変化に対してロバスト性能を持つ参照スパーの低減のための時分割二重キャリブレーション(TDDC)方式を用いた注入同期全ディジタル位相同期ループ(IL ADPLL)を提案した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 自励発振 ,  クロック ,  周波数 ,  *ジッタ ,  不整合 ,  *注入同期 ,  等化
準シソーラス用語： ディジタル位相同期ループ ,  位相検出器 ,  電源電圧 ,  発振周波数 ,  クロック発生器 ,  注入同期発振器 ,  *ADPLL ,  *時分割複信 , 【Automatic Indexing@JST】

分類 (1件)： 発振回路  (NC05020Y)

タイトルに関連する用語 (8件)： 時分割二重 ,  キャリブレーション ,  集積 ,  ジッタ ,  参照 ,  スパー ,  注入同期 ,  ADPLL