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J-GLOBAL ID：201702258725277064   整理番号：17A0666094

7-/8nmノードにおける6T-SRAM電圧スケーリングのためのSOIとバルクFinFET技術の比較【Powered by NICT】

Comparison of SOI Versus Bulk FinFET Technologies for 6T-SRAM Voltage Scaling at the 7-/8-nm Node

著者 (6件)： Zhang Xi (Department of Electrical Engineering and Computer Sciences, University of California at Berkeley, Berkeley, CA, USA) ,  Connelly Daniel (Department of Electrical Engineering and Computer Sciences, University of California at Berkeley, Berkeley, CA, USA) ,  Takeuchi Hideki (Atomera Inc., Los Gatos, CA, USA) ,  Hytha Marek (Atomera Inc., Los Gatos, CA, USA) ,  Mears Robert J. (Atomera Inc., Los Gatos, CA, USA) ,  Liu Tsu-Jae King (Department of Electrical Engineering and Computer Sciences, University of California at Berkeley, Berkeley, CA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 64  号： 1  ページ： 329-332  発行年： 2017年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電力7-/8nm FinFET技術のための最適化の超ステップ逆行(SSR)をドープしたシリコン・オン・インシュレータ(SOI)ウエハ基板とバルクシリコンウエハ基板を用いての静電的利点は,六トランジスタSRAMセルの製造収量を推定するための3次元デバイスシミュレーションと適合コンパクトモデルによって研究した。SSR FinFET技術と比較してSOI FinFET技術は性能と最小細胞動作電圧の僅かな改善を提供すると予測されている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： トランジスタ ,  三次元 ,  *SRAM ,  最適化 ,  ドーピング
準シソーラス用語： 動作電圧 ,  コンパクトモデル ,  デバイスシミュレーション ,  低電力化 ,  *FinFET ,  *電圧スケーリング , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： ノード ,  SRAM ,  電圧スケーリング ,  SOI ,  バルク ,  FinFET