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J-GLOBAL ID：201702262720850894   整理番号：17A0457423

D SPシステムのためのFPGA上のSVD計算の加速【Powered by NICT】

Accelerating SVD computation on FPGAs for DSP systems

著者 (2件)： Ma Yafeng (Institute of Information Science, Beijing Jiaotong University, Beijing 100044, P. R. China) ,  Wang Dong (Institute of Information Science, Beijing Jiaotong University, Beijing 100044, P. R. China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICSP  ページ： 487-490  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本紙は,大規模な多入力多出力(MIMO)システムにおけるチャネル行列の特異値分解(SVD)のための迅速で一般的なハードウェアアーキテクチャを提示した。Hestenes Jacobi法を実装した固定点パイプラインハードウェアアーキテクチャは実時間処理要求に適応するために,計算時間を減らすために開発された。著者らの提案した設計は,Xilinx Kinect VIIシリーズFPGA,8×8~128×128マトリックスを処理の汎用GPUプログラミング方式を用いた場合と比較して場合MATALB及び2.1×6.3まで高速化を用いてソフトウェア実装に比べて,速度の8.5×15.3へ改善を達成に実装した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  高速化 ,  実時間処理 ,  ソフトウェア ,  CPU時間 ,  特異値分解 ,  *FPGA
準シソーラス用語： GPUプログラミング ,  チャネル行列 ,  MIMO , 【Automatic Indexing@JST】

分類 (2件)： 無線通信一般  (ND08010L) ,  符号理論  (ND02030R)

タイトルに関連する用語 (3件)： FPGA ,  計算 ,  加速