末梢修復解析のためのEUVリソグラフィーを用いた12.2 7nm FinFET SRAMマクロ【Powered by NICT】

Song Taejoong; Kim Hoonki; Rim Woojin; Kim Yongho; Park Sunghyun; Park Changnam; Hong Minsun; Yang Giyong; Do Jeongho; Lim Jinyoung; Lee Seungyoung; Kim Ingyum; Baek Sanghoon; Jung Jonghoon; Ha Daewon; Jang Hyungsoon; Lee Taejung; Park Chul-Hong; Kwon Bongjae; Jung Hyuntaek; Cho Sungwee; Choo Yongjae; Choi JaeSeung

文献

J-GLOBAL ID：201702265126296099 整理番号：17A0417540

末梢修復解析のためのEUVリソグラフィーを用いた12.2 7nm FinFET SRAMマクロ【Powered by NICT】

12.2 A 7nm FinFET SRAM macro using EUV lithography for peripheral repair analysis

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資料名：
巻： 2017 号： ISSCC ページ： 208-209 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

自己整合二重パターン形成(SADP)とリソ-エッチリソグラフィーエッチ(LELE)のような従来のパターニング技術は,フォトマスクステップを低減することを目的とした[1,2]極端紫外(EUV)技術のための道を開いた。EUVはFinFET技術の高速に極端なスケーリングを与えるものであり,従ってシステムオンチップ設計者:分娩電力,性能と面積(PPA)競争力のための新しい機会を開く。面積の点では,末梢論理は強い設計ルール収縮を与えられたビットセルと比較して積極的にスケールした。図12.2.1はビットセルスケーリング傾向と異なるプロセスノード間末梢論理単位面積を示した。10nmプロセスノードと比較して,末梢論理単位面積はEUVによる7nmプロセスノード,スケーリングのための双方向金属線を可能にするにおけるビットセル面積に近い。複雑なパターンと集中的なスケーリングは,SRAM末梢論理における欠損要素を誘導する。欠陥による減収の確率が高く,これはSRAMビットセルに加えて末梢論理のための修復スキームの必要性を必要とする。ビットセル修復に及ぼす種々の文献,高い修理可能速度[3]の効率的修復を割り当てるための故障ビットセルを解析する内蔵自己修復などにもかかわらず,末梢論理修復を検討した文献はわずかである。初期文献[4]は,センスアンプオフセットを解決するために,冗長性を持つ設計,センスアンプの使用検討した。それにもかかわらず,歩留り改善のための末梢論理修復とは無関係であった。は高い修理率を達成するために,周辺ロジック回路修復問題を検討した。ビットセルと周辺論理における,SRAMマクロ欠陥故障の分離分析はランダム欠陥条件下で最大修理可能速度を増加させるように深い理解を提供する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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固体デバイス製造技術一般

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