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J-GLOBAL ID：201702269169637458   整理番号：17A0056170

DVFS(動的電圧周波数スケーリング)を応用したL1高速と低速キャッシュとの間のスイッチングによるキャッシュエネルギーの低減【Powered by NICT】

Reduction of cache energy by switching between L1 high speed and low speed cache under application of DVFS

著者 (3件)： Saito Kaoru (Toyohashi University of Technology, Japan) ,  Kobayashi Ryotaro (Toyohashi University of Technology, Japan) ,  Shimada Hajime (Nagoya University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICAICTA  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近のCPUは,CPUと主記憶間のアクセス速度ギャップを減少させるキャッシュメモリまたはキャッシュを利用されている。しかし,キャッシュはプロセッサのエネルギー消費の大部分を占めている。さらに,SRAMの特性のために,CPUコアのそれと比較してキャッシュの電源電圧を低減することは困難である。,プロセッサのエネルギー消費を低減するために広く使用されている動的電圧と周波数スケーリング(DVFS)はキャッシュの消費電力を削減しなかった。この問題に対処するため,DVFS活性に比例して異なる出力と速度設計キャッシュとスイッチングを適用する方法を検討した。筆者らの提案は,L1低速キャッシュとL1高速キャッシュL1キャッシュ階層を変化させ,キャッシュエネルギー需要を減らすためのDVFS活性に比例して逐次にまたはアクセスを選択する。提案キャッシュ設計シミュレーションとプロセッサアーキテクチャレベルシミュレーションの両方によるキャッシュエネルギー消費のさらなる低減のための可能性を有していることを確認した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 主メモリ ,  シミュレーション ,  SRAM ,  *高速度 ,  低速度 ,  消費電力 ,  演算プロセッサ ,  *キャッシュメモリ ,  エネルギー需要 ,  エネルギー消費 ,  電圧
準シソーラス用語： 周波数スケーリング ,  電源電圧 ,  CPUコア ,  *DVFS , 【Automatic Indexing@JST】

分類 (4件)： 制御方式  (JC02030K) ,  汎用演算制御装置  (JC04020N) ,  ディジタル計算機ハードウェア一般  (JC04010C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： DVFS ,  動的電圧周波数スケーリング ,  応用 ,  L1 ,  低速 ,  キャッシュ ,  スイッチング ,  エネルギー