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J-GLOBAL ID：201702269960464557   整理番号：17A0063471

FPGAクロック管理ユニットに適用される位相ロックループの設計【JST・京大機械翻訳】

Design of a PLL for FPGA’s Clock Management Tile

著者 (3件)： Wu Junhong (State Key Laboratory of ASIC &System,Fudan University) ,  Li Wenjie (State Key Laboratory of ASIC &System,Fudan University) ,  Lai Jinmei (State Key Laboratory of ASIC &System,Fudan University)
資料名： Fudan Xuebao. Ziran Kexue Ban  (Fudan Xuebao. Ziran Kexue Ban)
巻： 55  号： 1  ページ： 36-42  発行年： 2016年 
JST資料番号： W1451A  ISSN： 0427-7104  CODEN： FHPTAY  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： FPGAクロック管理のための可変帯域幅位相同期ループ(。)を設計した。このPLLは,スイッチングキャパシタフィルタを用いて可変抵抗フィルタ機能を実現し,負のN電流ミラー(Nをフィードバック周波数係数)として使用し,電荷ポンプ電流とバイアス回路電流の1/Nの比例関係を提供する。本論文では,仮想スイッチを用いてスイッチング電圧の非理想的電荷効果を低減し,5次遅延ユニットから成るリング発振器を設計し,出力周波数範囲を大幅に向上させた。ループの帯域幅と入力周波数の比率が固定され,ループ帯域幅が自動的に入力周波数の範囲内で変化することができ,その安定性が保証される。本論文では、CMOS 65NMデジタル技術を採用し、電源電圧は1.2Vであり、クロック管理ユニットIPコアとして復旦大学が自主開発したFDP5FPGAチップに埋め込まれた。試験結果は,設計したPLLループ帯域幅が0.7MHZから13.4MHZの範囲にあり,入力周波数が18~252MHZの範囲で変化することを示し,入力周波数とループ帯域幅比は約20であり,762MHZ~1.7GHZの広帯域出力クロックを生成した。減衰因子の平均二乗誤差は8%未満であった。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 帯域幅 ,  *FPGA ,  フィードバック ,  *クロック ,  広帯域 ,  電荷 ,  周波数 ,  スイッチ ,  *位相同期ループ ,  リング発振器 ,  CMOS
準シソーラス用語： IPコア ,  電源電圧 ,  バイアス回路 ,  チャージポンプ回路 , 【Automatic Indexing@JST】

著者キーワード (3件)： Phase Lock Loop(PLL) ,  changeable bandwidth ,  FPGA clock management

分類 (2件)： 周波数変換回路  (NC05030J) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (4件)： FPGA ,  クロック ,  位相ロックループ ,  設計