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J-GLOBAL ID：201702272134151828   整理番号：17A0020669

計算中心MapReduce加速のための粗粒度再構成可能アーキテクチャ【Powered by NICT】

A Coarse-Grained Reconfigurable Architecture for Compute-Intensive MapReduce Acceleration

著者 (5件)： Liang Shuang (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Yin Shouyi (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Liu Leibo (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Guo Yike (Department of Computing, Imperial College London, London, United Kingdom) ,  Wei Shaojun (Institute of Microelectronics, Tsinghua University, Beijing, China)
資料名： IEEE Computer Architecture Letters  (IEEE Computer Architecture Letters)
巻： 15  号： 2  ページ： 69-72  発行年： 2016年 
JST資料番号： W1860A  ISSN： 1556-6056  CODEN： ICALC3  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 大規模負荷はしばしばクラスタと並列プロセッサのための加速度ポテンシャルを提供する異なるレベルの並列性を示した。GPGPU(汎用グラフィックスプロセッシングユニット)とFPGAのようなプロセッサは高速化の良好な性能を示したが,低電力,高効率と動的再構成可能な一つの空格子点である,粗粒再構成可能アーキテクチャ(CGRA)は,一つの可能な選択であると思われる。本論文では,MapReduceベース(MR)応用に動的に再構成可能な加速を実現するためのカメレオン,CGRA布を導入した。加速度PCI-Expressボード用に設計したFPGAシェルCGRAコア(FSCC)アーキテクチャ,CGRAのための編集流を伴うプログラミングモデルを提示した。以上担体では,Hadoop骨格を有する小評価クラスタを設定し,計算集中型のアプリケーション上での実験は,プログラミングプロセスは顕著に単純化され,低電力の下で提供された30 60倍のスピードアップであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 加速度 ,  FPGA ,  演算プロセッサ ,  *計算機アーキテクチャ ,  高速化
準シソーラス用語： Hadoop ,  プログラミングモデル ,  *再構成可能性 ,  動的再構成 ,  低電力化 ,  GPU【プロセッサ】 ,  GPGPU ,  並列プロセッサ ,  *リコンフィギャラブルアーキテクチャ ,  *MapReduce , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： 計算 ,  MapReduce ,  加速 ,  粒度 ,  再構成可能アーキテクチャ