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J-GLOBAL ID：201702278333322725   整理番号：17A0238433

分数N周波数合成器における帯域内位相雑音低減のための技術【Powered by NICT】

A technique for in-band phase noise reduction in fractional-N frequency synthesizers

著者 (2件)： Wang Chun-Ping (Graduate Institute of Electronics Engineering, National Taiwan University, Taipei, Taiwan) ,  Lee Tai-Cheng (Graduate Institute of Electronics Engineering, National Taiwan University, Taipei, Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： A-SSCC  ページ： 273-276  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二重周波数クロック発生器を用いた分数N PLLはインバンド位相雑音を低下させる達成するために提案する。アーキテクチャは,PFD/CPは雑音折畳み効果を避けるために線形領域で動作することを可能にする。最適操作条件が最良のインバンド位相雑音を達成するために調整することができた。提案した技術は,0.18μm CMOSプロセスで製作した800MHz分数N PLLに適用した。実験結果は,分数N PLLにおける統合rmsジッタ(10kHz~10MHz)は26.45psから3.91psに大幅に改善できることを実証した。完全集積化PLLは,1.8V電源から23.5mAを消費する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *雑音 ,  *周波数帯 ,  折畳み ,  *位相 ,  ジッタ ,  *位相雑音 ,  線形性 ,  *雑音低減 ,  計算機アーキテクチャ ,  *周波数シンセサイザ ,  CMOS
準シソーラス用語： クロック発生器 , 【Automatic Indexing@JST】

分類 (1件)： 周波数変換回路  (NC05030J)

タイトルに関連する用語 (4件)： 分数 ,  周波数合成器 ,  帯域 ,  位相雑音