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J-GLOBAL ID：201702279128845692   整理番号：17A0756145

SURFアルゴリズムのFPGAベースの並列実装【Powered by NICT】

FPGA-Based Parallel Implementation of SURF Algorithm

著者 (8件)： Chen Wenjie ,  Ding Shuaishuai ,  Chai Zhilei ,  He Daojing ,  Zhang Weihua ,  Zhang Guanhua ,  Peng Qiwei ,  Luo Wang
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICPADS  ページ： 308-315  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SURF(ロバスト特徴最大スピード)検出は,オブジェクト検出,トラッキングおよびマッチングにおいて広く用いられている。しかし,その高度の複雑性のために,通常汎用プロセッサ上でのリアルタイムな検出を行うために挑戦。本論文では,SURFの高速計算,特にFPGAのための設計されたのための並列計算アルゴリズムを提案した。FPGAのアーキテクチャの利点を効率的に利用することにより,SURF計算の固有の並列性を扱うことにより,提案したアルゴリズムは計算時間を大幅に低減することができた。著者らの実験結果は,640×480の分解能をもつ画像に対して,SURFを用いた計算のための処理時間は,FPGA(XC6SLX150T, 66.7 MHz)0.047秒で,典型的なi3分解CPU(3.4GHz主周波数による)に実施された場合,より13倍速く,伝統的なARMシステム(CortexTM A8,1GHz)に実施された場合,より249倍速いことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速計算 ,  ロバスト性 ,  分解能 ,  *アルゴリズム ,  並列演算 ,  検出 ,  画像 ,  演算プロセッサ ,  *FPGA ,  計算機アーキテクチャ ,  加工時間 ,  CPU時間
準シソーラス用語： 複雑性 ,  物体検出 ,  *並列実装 , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (3件)： アルゴリズム ,  FPGA ,  並列実装