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J-GLOBAL ID：201702279864753237   整理番号：17A0055923

断熱8ビット乗算器の設計と性能の比較【Powered by NICT】

Design and performance comparison of adiabatic 8-bit multipliers

著者 (6件)： Aradhya H. V. Ravish (ECE Department, R.V. College of Engineering, Bangalore-059, India) ,  Madan H R (Edutel technologies Pvt. Ltd., Yeshwanthpur, Bangalore-022, India) ,  Suraj M S (ECE Department, R.V. College of Engineering, Bangalore-059, India) ,  Mahadikar Megaraj T (ECE Department, R.V. College of Engineering, Bangalore-059, India) ,  Muniraj R (ECE Department, R.V. College of Engineering, Bangalore-059, India) ,  Moiz Mohammed (ECE Department, R.V. College of Engineering, Bangalore-059, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： DISCOVER  ページ： 141-147  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トランジスタプロセス技術の進歩により,全電力消費を犠牲にしてチップ面積を減少させた。断熱論理,VLSIにおける有望な低電力技術の一つは遅延を犠牲にして低消費電力を示した。ディジタルハードウェアでは,基本的ビルディングブロックは顕著な電力消費と伝搬遅延に寄与している。乗算器はそれらの一つディジタル信号処理(DSP)と画像処理応用で最も重要である。ECRLベース8ビット乗算器設計を提案し,CMOS設計と比較した。桁上げ伝搬遅延を減少させるために分解論理用いたWallace Daddaハイブリッド乗算器をベースとしたレファレンス設計であると考えられている。8ビットベーダDaddaハイブリッド乗算器と8ビットベーダ乗算器は出力を最適化した設計として提示した。Hspice CMOSとECRLで設計した乗算器の電力と遅延値を得るために用いた。8ビットベーダ乗算器はWallace Daddaハイブリッド乗算器に比較して約19.3%の電力削減を提供する。全体として,提案したECRLベースの乗算器は約77%少ない電力を散逸し,CMOS設計と比較した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 画像処理 ,  電力消費 ,  最適化 ,  超LSI ,  *乗算器 ,  電力 ,  CMOS ,  改変
準シソーラス用語： ディジタル信号処理 ,  伝搬遅延 ,  ビルディングブロック ,  低電力化 ,  チップ面積 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

タイトルに関連する用語 (3件)： 断熱 ,  乗算器 ,  設計