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J-GLOBAL ID：201702283418707750   整理番号：17A0328675

低エネルギー運転のためのパワーゲート9T SRAMセル【Powered by NICT】

Power-Gated 9T SRAM Cell for Low-Energy Operation

著者 (6件)： Oh Tae Woo (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Jeong Hanwool (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Kang Kyoman (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Park Juhyun (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Yang Younghwi (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea) ,  Jung Seong-Ook (School of Electrical and Electronic Engineering, Yonsei University, Seoul, South Korea)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 3  ページ： 1183-1187  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： は信頼できる読み出し及び書込み演算を実行するために読取分離アクセスバッファとパワーゲーティングトランジスタを用いた新しいパワーゲート9T(PG9T)スタティックランダムアクセスメモリ(SRAM)セルを提案した。提案した9T SRAMセルは,ソフトエラー耐性を達成するためにビットインタリービングを使用し,カラム仮想V_SS信号を利用した任意抽出カラムにおける不必要なビット線放電を除去し,エネルギー消費を減少させた。22nm FinFET技術では,提案したPG9T SRAMセルは,0.32Vの最小動作電圧を持つ6σ読取安定性収率を達成した。以前に提案した9T SRAMセルと比較して,提案したセルは最小動作電圧で,それぞれ,45%と17%少ないエネルギーと書込み動作を消費し,12%小さいビットセル面積をもっている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 演算 ,  放電 ,  電圧 ,  ソフトエラー ,  *SRAM ,  エネルギー消費 ,  抽出塔
準シソーラス用語： FinFET ,  ビット線 ,  ビットインタリービング ,  低エネルギー , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 低エネルギー ,  パワーゲート ,  SRAM ,  セル