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J-GLOBAL ID：201702286401804478   整理番号：17A0145813

SRAMベースのFPGAのための機能故障時間の予測法に基づく高感度ビット【Powered by NICT】

Sensitive bits based prediction method of functional failure time for SRAM-based FPGA

著者 (5件)： Cheng Gao (School of Reliability and Systems Engineering, Beijing University of Aeronautics and Astronautics, Beijing 100191, China) ,  Yongkang Wan (School of Reliability and Systems Engineering, Beijing University of Aeronautics and Astronautics, Beijing 100191, China) ,  Cheng Zhang (School of Reliability and Systems Engineering, Beijing University of Aeronautics and Astronautics, Beijing 100191, China) ,  Xiangfen Wang (School of Reliability and Systems Engineering, Beijing University of Aeronautics and Astronautics, Beijing 100191, China) ,  Jiaoying Huang (School of Reliability and Systems Engineering, Beijing University of Aeronautics and Astronautics, Beijing 100191, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： PHM (Chengdu)  ページ： 1-5  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SRAM(スタティックランダムアクセスメモリ)ベースのFPGA(フィールドプログラマブルゲートアレイ)は,その高速で再構成可能な特性を有する航空機に広く用いられている。デバイスのSRAMメモリセルは,大気中性子の単一粒子効果に極めて敏感であることが証明されている。SEU(シングルイベントアップセット)破壊鎖はSRAMベースFPGA三層アーキテクチャモデルとSEUの破壊モードに従って提案した。デバイス機能回路のSEUの能力を定量的に記述するために導入された高感度因子。その後,故障伝搬モデルは,複雑な回路シミュレーションのための論理層の論理層上のSEUの伝搬を記述するために構築した。故障注入実験は,部分再構成技術に基づいたISCAS85試験回路に行った。最後に,この方法を実験で得られた高感度ビット下の素子のSEU平均機能故障時間を評価するために提案した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： SEU【シングルイベント】 ,  *高感度 ,  記憶素子 ,  *FPGA ,  破壊モード ,  高速度 ,  *故障 ,  テスト構造 ,  *予測技法 ,  回路シミュレーション ,  *SRAM
準シソーラス用語： 部分再構成 ,  故障注入 ,  伝搬モデル ,  単一粒子 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： SRAM ,  FPGA ,  故障 ,  予測法 ,  高感度 ,  ビット