5nm論理およびそれ以上の応用のための新しい引張Si(n)と圧縮SiGe(p)二重チャネルCMOS FinFET共積分スキーム【Powered by NICT】

Bae Dong-il; Bae Geumjong; Bhuwalka Krishna K; Lee Seung-Hun; Song Myung-Geun; Jeon Taek-soo; Kim Cheol; Kim Wookje; Park Jaeyoung; Kim Sunjung; Kwon Uihui; Jeon Jongwook; Nam Kab-Jin; Lee Sangwoo; Lian Sean; Seo Kang-ill; Lee Sun-Ghil; Park Jae Hoo; Heo Yeon-Cheol; Rodder Mark S.; Kittl Jorge A.; Kim Yihwan; Hwang Kihyun; Kim Dong-Won; Liang Mong-song; Jung E S

文献

J-GLOBAL ID：201702291147506187 整理番号：17A0214310

5nm論理およびそれ以上の応用のための新しい引張Si(n)と圧縮SiGe(p)二重チャネルCMOS FinFET共積分スキーム【Powered by NICT】

A novel tensile Si (n) and compressive SiGe (p) dual-channel CMOS FinFET co-integration scheme for 5nm logic applications and beyond

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資料名：
巻： 2016 号： IEDM ページ： 28.1.1-28.1.4 発行年： 2016年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

5nm技術ノードのための論理を越える応用を目的とした,新しい引張Si(tSi)と圧縮SiGe(cSiGe)二重チャネルFinFET CMOS共積分方式を初めて実証し,電気的性能利点と優れた共積分可能性を示している。歪緩和SiGeバッファ(SRB)層を埋め込みストレッサとして導入し,同時に約1GPaまでの一軸引張と圧縮応力をSi/SiGe n /p p-チャネルにすることに成功した。その結果,tSiとcSiGe両デバイスは無歪Si上で40%と10%の電子と正孔の移動度利得を示した。nおよびpFETのための一般的界面層(IL),HK,と単一金属ゲートを含む新しいゲートスタック溶液により,5nmゲート長のための安全なプロセスマージン,SiおよびSiGeデバイスの両方のためのSiGeチャンネルとしきい値電圧(Vt)ターゲットのための低界面トラップ密度(Dit)を成功裏に実証した。最後に,信頼性研究は,新しく開発された共通ゲートスタック方式を用いた,tSiとcSiGeを等価Siデバイスのそれと比較して優れた信頼性特性を持つことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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