特許
J-GLOBAL ID:201303064494963732

テスト設計手段選択装置及びテスト設計手段選択方法

発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2011-254021
公開番号(公開出願番号):特開2013-109574
出願日: 2011年11月21日
公開日(公表日): 2013年06月06日
要約:
【課題】LSIの設計製造を通じて得られる利益を最大化するためのテスト設計を、適切に選択するためのテスト設計手段選択装置及びテスト設計手段選択方法を提供する。【解決手段】テスト設計は、LSIのチップ面積、テスト実行時間、テストパターン生成時間、故障検出率の4つの項目に影響を与えるため、フルスキャン(FS)設計、組込み自己テスト(BIST)設計、テストデータ圧縮・展開(EDT)設計の3つのテスト設計についてこの 4つの関係をモデル化する。このモデルにより各テスト設計のトレードオフを捉え、設計製造環境に応じた設計製造コストを示し、その結果LSI 設計フローの早い段階で適切なテスト設計(DFT手法とそのパラメータ)を容易に選択できる。このテストモデルを用いることで、いくつかの設計製造環境に応じて適切にテスト設計を選択することができる。【選択図】図1
請求項(抜粋):
LSI設計製造コストモデルに設計製造環境を表すパラメータを入力する設計・製造パラメータ入力手段、 LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段、 前記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第1テスト容易化モデルを構築する第1構築手段、 前記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第2テスト容易化モデルを構築する第2構築手段、 設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段、 前記第1構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第1テスト容易化モデルによる利益計算を行う第1計算手段、 前記第2構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第2テスト容易化モデルによる利益計算を行う第2計算手段、 前記第1計算手段及び第2計算手段の出力信号を入力して、両信号を比較し、高い利益が得られる前記第1テスト容易化モデル又は第2テスト容易化モデルの一方を選択する選択手段、 前記選択手段からの選択信号を入力して、これを最適テスト容易化モデルとして表示する最適テスト設計表示手段 を備えてなることを特徴とするテスト設計手段選択装置
IPC (1件):
G06F 17/50
FI (1件):
G06F17/50 654N
Fターム (3件):
5B046AA08 ,  5B046BA03 ,  5B046BA09

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