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文献
J-GLOBAL ID:201502205186682638   整理番号:15A1384095

高分解能パルス縮小型時間-デジタル変換器の設計

Design of Fine-Resolution Pulse Shrinking Time-to-Digital Converter
著者 (6件):
資料名:
巻: 115  号: 270(VLD2015 27-37)  ページ: 13-18  発行年: 2015年10月19日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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本研究では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器(TDC)の提案を行う。異なる立ち上がり,立ち下がり遅延をもつバッファ回路をパルス信号が通過すると,二つの遅延時間の差によりパルス幅が縮小または拡大する。パルス幅が縮小するように設計されたバッファを多段に接続し,そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する。パルス縮小法はこの現象を利用して,入力時間差をデジタル信号に変換する。従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた。また,パルスが消失する近辺ではパルスの縮小幅が一定ではなく,TDCの線形性やオフセットといった性能に影響を及ぼしていた。本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し,上記の問題を解決することで高い時間分解能を実現した。提案する時間-デジタル変換器回路は,0.18μmプロセス技術を用いて面積0.07mm2,入力レンジ10bitの回路として実装した。その時間分解能は1.8psであり,DNLとINLはそれぞれ+1.3/-0.9LSB,+2.5/-3.0LSBであることをシミュレーション上において確認した。サンプリングレートは3.8MS/sであり,消費電力は4.6mWである。(著者抄録)
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