特許
J-GLOBAL ID：201503005667947418
スイッチング回路
発明者：
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出願人/特許権者：
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代理人 (3件)：
長谷川 芳樹
, 黒木 義樹
, 近藤 伊知良
公報種別：特許公報
出願番号（国際出願番号）：特願2011-126341
公開番号（公開出願番号）：特開2012-253664
特許番号：特許第5706238号
出願日： 2011年06月06日
公開日（公表日）： 2012年12月20日
請求項（抜粋）：
【請求項1】 入力端子、出力端子及び共通端子を有する第1〜第4の半導体スイッチ素子を含んでおり、前記第1の半導体スイッチ素子の出力端子と前記第3の半導体スイッチ素子の出力端子とが接続され、前記第2の半導体スイッチ素子の共通端子と前記第4の半導体スイッチ素子の共通端子とが接続され、前記第1の半導体スイッチ素子の共通端子と前記第2の半導体スイッチ素子の出力端子が接続され、前記第3の半導体スイッチ素子の共通端子と前記第4の半導体スイッチ素子の出力端子とが接続され、前記第1及び第4の半導体スイッチ素子がON状態のとき前記第2及び第3の半導体スイッチ素子がOFF状態となると共に、前記第1及び第4の半導体スイッチ素子がOFF状態のとき前記第2及び第3の半導体スイッチ素子がON状態となるように、前記第1〜第4の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路であって、
前記第2の半導体スイッチ素子の出力端子と前記第4の半導体スイッチ素子の入力端子との間に接続される第1のキャパシタンス素子と、
前記第2の半導体スイッチ素子の入力端子と前記第4の半導体スイッチ素子の出力端子との間に接続される第2のキャパシタンス素子と、
を備え、
前記第1のキャパシタンス素子は、前記第4の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第4の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍(Nは1以上の整数)の周波数において、前記第1のキャパシタンス素子を接続しない場合より低減する容量を有し、
前記第2のキャパシタンス素子は、前記第2の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第2の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のN倍(Nは1以上の整数)の周波数において、前記第2のキャパシタンス素子を接続しない場合より低減する容量を有する、
スイッチング回路。
IPC (2件)：
H03K 17/04 ( 200 6.01)
, H03K 17/687 ( 200 6.01)
H03K 17/04 E
, H03K 17/687 E
