特許

J-GLOBAL ID：201503018032139892

半導体装置、及びその半導体装置の製造方法

発明者： 重川 直輝 ,  梁 剣波
出願人/特許権者： 公立大学法人大阪市立大学
代理人 (1件)： 前井 宏之
公報種別：公開公報
出願番号（国際出願番号）：特願2014-026134
公開番号（公開出願番号）：特開2015-153893
出願日： 2014年02月14日
公開日（公表日）： 2015年08月24日
要約：

【課題】高耐圧化及び低オン抵抗化と共に、リーク電流の低減化を図ることができる半導体装置を提供する。【解決手段】半導体装置1は、炭化シリコンから形成された第1導電型の第1半導体層2と、炭化シリコンから形成され、第1半導体層2よりも不純物濃度が低い第1導電型の第2半導体層3と、シリコンから形成された第2導電型の第3半導体層4と、シリコンから形成された第1導電型の第4半導体層5とがこの順に積層された構造を有する。そして、第2半導体層3と第3半導体層4とが表面活性化ボンディング法によって接合されている。【選択図】図1

請求項（抜粋）：

炭化シリコンから形成された第1導電型の第1半導体層と、 炭化シリコンから形成され、前記第1半導体層よりも不純物濃度が低い第1導電型の第2半導体層と、 シリコンから形成された第2導電型の第3半導体層と、 シリコンから形成された第1導電型の第4半導体層と がこの順に積層された構造を有する半導体装置であって、 前記第4半導体層から前記第3半導体層、又は前記第4半導体層から前記第2半導体層の前記第3半導体層側の部分にわたって設けられたゲート電極と、 前記ゲート電極を覆うゲート絶縁層と を備え、前記第2半導体層と前記第3半導体層とが表面活性化ボンディング法によって接合された、半導体装置。

IPC (7件)：

H01L 21/336 ,  H01L 29/78 ,  H01L 29/12 ,  H01L 21/02 ,  H01L 21/28 ,  H01L 21/20 ,  B23K 20/00

FI (11件)：

H01L29/78 658K ,  H01L29/78 652T ,  H01L29/78 653C ,  H01L29/78 652J ,  H01L29/78 652H ,  H01L29/78 652C ,  H01L21/02 B ,  H01L21/28 301B ,  H01L21/28 A ,  H01L21/20 ,  B23K20/00 310L

Fターム (30件)：

4E167AA18 ,  4E167AA21 ,  4E167AA29 ,  4E167BA02 ,  4E167CA05 ,  4E167CB01 ,  4E167DA05 ,  4M104AA01 ,  4M104AA03 ,  4M104AA07 ,  4M104BB01 ,  4M104DD34 ,  4M104DD79 ,  4M104EE03 ,  4M104EE16 ,  4M104FF02 ,  4M104FF27 ,  4M104FF31 ,  4M104GG09 ,  4M104GG18 ,  5F152LL03 ,  5F152LL09 ,  5F152LP02 ,  5F152LP08 ,  5F152MM04 ,  5F152NN03 ,  5F152NN05 ,  5F152NP02 ,  5F152NP13 ,  5F152NQ03