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J-GLOBAL ID：201602204332444150   整理番号：16A0337867

Verilog-HDLによる大規模ハードウェア設計の検証支援ツールの開発

Tool Support for Verifying Large Scale Hardware Design with Verilog-HDL

著者 (7件)： 森光勇太 (岡山県大 大学院情報系工学研究科) ,  横川智教 (岡山県大 情報工) ,  近藤真史 (川崎医療福祉大) ,  宮崎仁 (川崎医療福祉大) ,  佐藤洋一郎 (岡山県大 情報工) ,  有本和民 (岡山県大 情報工) ,  吉田則裕 (名古屋大 情報科学研究科 組込みシステム研究セ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 115  号： 465(VLD2015 111-141)  ページ： 1-6  発行年： 2016年02月22日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿では,Verilog-HDLで記述された大規模ハードウェア設計の検証支援ツールについて報告する。検証には,フォーマル検証技術の一種である記号モデル検査に基づく検証器であるNuSMVを用いる。本ツールでは,Verilog-HDLによる設計記述を,NuSMVの入力となるSMVプログラムへと自動的に変換する。また,Verilogコードの構文解析にはpyverilogを用いており,pyverilogが生成した抽象構文木を入力として,SMVプログラムの生成を行う。(著者抄録)

シソーラス用語： *回路設計 ,  集積回路 ,  *ハードウェア設計 ,  ハードウェア記述言語 ,  *検証 ,  モデル検査 ,  器具 ,  支援プログラム
準シソーラス用語： Verilog ,  支援ツール ,  *集積回路設計

分類 (2件)： ディジタル計算機ハードウェア一般  (JC04010C) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (7件)： Verilog ,  HDL ,  大規模 ,  ハードウェア設計 ,  検証 ,  支援ツール ,  開発