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J-GLOBAL ID：201602225483312654   整理番号：16A0925247

高位合成ツールを用いたFPGA並列コンピューティングの可能性検討

著者 (4件)： 福岡久和 (奈良先端科学技術大学院大) ,  山野龍佑 (奈良先端科学技術大学院大) ,  高前田伸也 (奈良先端科学技術大学院大) ,  中島康彦 (奈良先端科学技術大学院大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 177(CPSY2016 10-40)  ページ： 181-186  発行年： 2016年08月01日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,特定のアプリケーションを省電力かつ高性能に実現可能なFPGA並列コンピュータの開発が盛んに行われている。しかし,ロジック設計にはハードウェア記述言語の知識が要求されるため,C/C++などの高級言語を用いた高位合成ツールが開発され,大きく期待されている。本稿ではFPGAの高性能計算における課題を明らかにすることを目的とし,FPGAクラスタ・プロトタイプとしてZynqデバイスを利用した並列計算環境を構築,さらにVivado HLSを用いてステンシル演算アクセラレータを実装した。SoCではFPGAとプロセッサ間で主記憶帯域が分割されていることを発見し,アクセラレータを併用した演算はプロセッサだけの演算より,FLOPSでは1.47倍,EDPでは2倍の性能を達成できた。MPIを利用したプログラムに大きな変更なく,アクセラレータを利用可能であることを確認できた。しかし,現状の高位合成ツールにより実用的なアクセラレータの設計にはハードウェアを意識したコード変更が必要であることが明らかになった。SoCデバイスでは主記憶へのアクセスが複雑化し帯域の最大利用は困難であることが分かった。今後のプロセッサとFPGAが混在したSoCが最大性能を出すためには,主記憶帯域を狭めないため,各演算リソースの利用する記憶領域を分割する機構が必要不可欠であることが明らかになった。(著者抄録)

シソーラス用語： *数値計算 ,  *FPGA ,  *回路設計 ,  *並列計算機 ,  超LSI ,  最適化 ,  性能評価 ,  システムインタフェイス ,  高速計算 ,  並列処理 ,  主メモリ ,  演算プロセッサ
準シソーラス用語： ステンシル計算 ,  高位合成 ,  並列コンピュータ ,  SOC【IC】 ,  アクセラレータ ,  MPI【インタフェイス】

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： 高位合成 ,  ツール ,  FPGA ,  コンピューティング ,  可能性