大面積エレクトロニクスのための化学蒸着成長MoS<sub>2</sub>のEモードFETからなる回路の設計,モデリング,組立

YU Lili; EL-DAMAK Dina; RADHAKRISHNA Ujwal; LING Xi; ZUBAIR Ahmad; LIN Yuxuan; ZHANG Yuhao; CHUANG Meng-Hsi; LEE Yi-Hsien; ANTONIADIS Dimitri; KONG Jing; CHANDRAKASAN Anantha; PALACIOS Tomas

文献

J-GLOBAL ID：201602236500959116 整理番号：16A1361924

大面積エレクトロニクスのための化学蒸着成長MoS₂のEモードFETからなる回路の設計,モデリング,組立

Design, Modeling, and Fabrication of Chemical Vapor Deposition Grown MoS₂ Circuits with E-Mode FETs for Large-Area Electronics

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資料名：
巻： 16 号： 10 ページ： 6349-6356 発行年： 2016年10月
JST資料番号： W1332A ISSN： 1530-6984 CODEN： NALEFD 資料種別：逐次刊行物 (A)
記事区分：短報発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

単層(SL)のMoS₂に基づく二次元エレクトロニクスは,超薄膜,良好な輸送特性,安定な結晶構造により,大規模なフレキシブルシステムの実現に大きな利点を提供する。本報は最初にゲートを作製する技術を用いて,高い移動度および優れた閾値スイングをもつ高度に均一なエンハンスメントモードFETを作製した。大スケールのMoS₂回路を可能にするためにVerilog-Aコンパクトモデルを作製し,作成したMoS₂ FETの性能を正確に予測すると同時にCADツールを用いる設計およびレイアウトを容易にするためのFETのパラメータ化されたレイアウトセルを作製した。このCADフローを用いて論理ゲートの組合せおよびシーケンス回路(AND,OR,NAND,NOR,XNOR,ラッチ,エッジトリガレジスタ)ならびにスイッチング容量dc-dcコンバータを設計し,続いて提案したフローにより組み立てを行ってすぐれた性能を得た。作製した集積回路はハードウエア記述原語を用いる電子回路設計に必須の標準セルデジタルライブラリの基礎を与えた。提案した設計フローは将来のユビキタスフレキシブルおよび透明エレクトロニクスのための素子作製技術および回路設計の両者の最適化のためのプラットホームを提供する。

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半導体集積回路 , 半導体薄膜 , 固-気界面一般 , 固体デバイス製造技術一般

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大面積エレクトロニクスのための化学蒸着成長MoS2のEモードFETからなる回路の設計,モデリング,組立

大面積エレクトロニクスのための化学蒸着成長MoS₂のEモードFETからなる回路の設計,モデリング,組立