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J-GLOBAL ID：201602241121605709   整理番号：16A1063818

粗粒度再構成可能アーキテクチャ上での不完全入れ子ループの並列性の利用【Powered by NICT】

Exploiting Parallelism of Imperfect Nested Loops on Coarse-Grained Reconfigurable Architectures

著者 (4件)： Yin Shouyi (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Lin Xinhan (Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Liu Leibo (National laboratory for Information, Science and Technology, Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Wei Shaojun (Institute of Microelectronics, Tsinghua University, Beijing, China)
資料名： IEEE Transactions on Parallel and Distributed Systems  (IEEE Transactions on Parallel and Distributed Systems)
巻： 27  号： 11  ページ： 3199-3213  発行年： 2016年 
JST資料番号： T0882A  ISSN： 1045-9219  CODEN： ITDSEO  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 粗粒再構成可能アーキテクチャ(CGRA)は,高性能,高い電力効率と柔軟性を提供することを有望な並列計算プラットフォームである。しかし,不完全ネストループに対する,既存のループマッピング法はしばしば低実行性能と貧弱なハードウェア利用率をもたらした。この問題を解決するために,本論文では三つの寄与をする1)CGRAに及ぼす不完全ループをマッピングするために非常に効率的で,一般的なアプローチ2)最適開始間隔(II)を探索する大域的最適化戦略3)オーバーサイズカーネルを減らすための強力なカーネル圧縮法。実験を行いその結果,提案アプローチは,それぞれ2×2 4×4および8×8CGRA上で最先端技術アプローチと比較して全計算レイテンシを減らす20.5;58.5;73.2%できることを示した。さらに,編集時間と構成文脈のサイズは実際には許容できるものであった。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ハードウェア ,  待ち時間 ,  柔軟性 ,  *粒度 ,  編集 ,  並列演算 ,  写像 ,  電力効率
準シソーラス用語： 大域的最適化 ,  利用率 , 【Automatic Indexing@JST】

分類 (3件)： ディジタル計算機方式一般  (JC02010O) ,  言語プロセッサ  (JD03040F) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (3件)： 粒度 ,  再構成可能アーキテクチャ ,  ループ