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J-GLOBAL ID：201602249083448991   整理番号：16A1316777

データセンターに対するaチップパラダイムにおける電力を意識した仮想マシンマッピング【Powered by NICT】

Power-aware virtual machine mapping in the data-center-on-a-chip paradigm

著者 (6件)： Lin Xue (Department of Electrical and Computer Engineering, Northeastern University, Boston, MA 02115, USA) ,  Xue Yuankun (Department of Electrical Engineering, University of Southern California, Los Angeles, 90089, USA) ,  Bogdan Paul (Department of Electrical Engineering, University of Southern California, Los Angeles, 90089, USA) ,  Wang Yanzhi (Department of Electrical Engineering and Computer Science, Syracuse University, NY 13244, USA) ,  Garg Siddharth (Department of Electrical and Computer Engineering, New York University, Brooklyn, 11201, USA) ,  Pedram Massoud (Department of Electrical Engineering, University of Southern California, Los Angeles, 90089, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICCD  ページ： 241-248  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 百のコアは20nm以下の技術ノードでのチップに統合できることを予測されている。しかし,記憶コヒーレンス,十分利用されていない並列性が増加し,コア間通信遅延を維持するようなメニーコアアーキテクチャに存在するいくつかの課題。本研究は,今日のデータセンタで一般的に使用される仮想化技術を用いた記憶コヒーレンスとコア間通信を維持するオーバヘッドを低減し,並列性を改善するためのデータセンタに及ぼすチップ(DCoC)パラダイムを提案した。DCoCパラダイムでは,特定の資源要求を持つユーザアプリケーションは,データセンタの異なるチップと仮想マシン(VM)の形でチップの異なるコア上にマッピングする必要がある。賢明なVMマッピング法により,データセンター性能はチップのパワーバジェットと電力密度制約とVMの資源要求を満たしながら最大化することができる。VMマッピング問題のNP困難性を解決するために,著者らは二段階アルゴリズム,多項式時間計算量を持つマッピング問題を効果的に解決を提案した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 応用プログラム ,  *電力 ,  NP困難 ,  写像 ,  *仮想機械システム ,  制約条件 ,  コヒーレンス ,  多項式 ,  通信 ,  *データセンタ ,  時間計算量 ,  仮想化技術 ,  メニーコアアーキテクチャ
準シソーラス用語： 電力密度 ,  通信遅れ , 【Automatic Indexing@JST】

分類 (3件)： 専用演算制御装置  (JC04030Y) ,  計測機器一般  (AD02000X) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (5件)： センター ,  パラダイム ,  意識 ,  仮想マシン ,  マッピング