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J-GLOBAL ID：201602256711514078   整理番号：16A1318446

ソフトウェア信頼性とコスト分析への高速待ち行列ベースアプローチの適用【Powered by NICT】

Applying express-queue-based approach to Software Reliability and cost analysis

著者 (3件)： Shu-Cheng Chang (Government Network Service Department, Chunghwa Telecom Co., Ltd., Taipei, Taiwan) ,  Huang Chin-Yu (Department of Computer Science, National Tsing Hua University, Hsinchu, Taiwan) ,  Jhih-Sin Lin (Department of Computer Science, National Tsing Hua University, Hsinchu, Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICSPCC  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ソフトウェア開発は通常高度に予測できないものとソフトウェア品質は最終ソフトウェア製品のための増強ことは容易ではないことが広く認識されている。ソフトウエア開発ライフサイクルの間,断層補正は典型的にはコストと時間がかかる。種々の故障補正過程の測定と評価は,技術者とプロジェクト管理者のための非常に重要である。過去では,待ち行列理論は,ソフトウェアテストとデバッグプロセスを表すために使用されてきた。故障補正の必要な時間を考慮して,いくつかの無限サーバ待ち行列(ISQ)モデルはソフトウェアプロジェクトを測定し,分析するために提案した。しかしいくつかの研究もデバッガの限られた数を考慮したおよび有限サーバ待ち行列(FSQ)モデルを示した。しかし,これらの従来の研究は,デバッグ時間遅れとサーバ数のみに焦点を当てた。すべての検出された故障を事前に分類することができれば,断層(s)はより良いサービスを得るために特異的(または責任ある)開発者に割り当てることができる。本論文の目的は,検出された欠陥の平均分解能時間を短縮するための高速待ち行列理論的アプローチを適用し,ソフトウェアプロジェクトの管理活動,配置,コスト,利用などを支援することである。故障補正過程は待ち行列理論でモデル化し,検出された故障も高速待ち行列または通常待ち行列のいずれかに分類され,派遣されるであろう。実験結果は,ソフトウェアデバッグプロセスの全体的性能および効率は,筆者らが提案したアプローチを用いて,改善できることを示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： モデリング ,  待合せ理論 ,  ソフトウェア開発 ,  デバッギング ,  故障 ,  *原価分析 ,  技術者 ,  *高速度 ,  ソフトウェア商品 ,  分解能 ,  *待ち行列 ,  ライフサイクル
準シソーラス用語： ソフトウェアプロジェクト ,  ソフトウェアテスト ,  ソフトウェア品質 , 【Automatic Indexing@JST】

分類 (3件)： 移動通信  (ND08030H) ,  信号理論  (ND02020G) ,  トラヒック理論  (ND02040C)

タイトルに関連する用語 (3件)： ソフトウェア信頼性 ,  コスト分析 ,  待ち行列