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J-GLOBAL ID：201602260419289914   整理番号：16A0974379

面積効率の良い誤り耐性超低電力サブしきい値ECGプロセッサ【Powered by NICT】

An Area-Efficient Error-Resilient Ultralow-Power Subthreshold ECG Processor

著者 (5件)： Han Jun (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Zhang Yicheng (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Huang Shan (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Chen Mengyuan (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Zeng Xiaoyang (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 63  号： 10  ページ： 984-988  発行年： 2016年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ウェアラブルおよび埋め込み可能な医療応用のための心電図(ECG)監視システムを目指して,超低消費電力で低コストのウェーブレットベースECGプロセッサを簡単に提示した。このプロセッサは,しきい値以下の電圧で作動する,さらに電圧オーバスケーリング(VOS)とアルゴリズム的雑音耐性(ANT)を使用することにより,エネルギーを節約することができる。ANT機構は,加重平均両側推定予測子と不均一誤り検出スキーム,VOSでECGプロセッサの誤り耐性を高め,サブスレッショルド領域内の電圧変動に対するロバスト性を改善する二段階アーキテクチャを提案した。さらに,ウェアラブルデバイスの厳密な面積制約を満たす,いくつかの面積縮小方法を用いてECGプロセッサとANTモジュールのハードウェアコストを最小化することを意図している。提案したプロセッサのテストチップは,台湾半導体製造会社(TSMC)65nm低電力(LP)CMOS技術で作製した。測定結果は,このサブしきい値プロセッサ(410 mV, 49.8 kHz)で2.28pJ/cycleを消費し,7%出力17%誤り率を許容することにより,節約したが提案したANT方式はわずか5%の面積オーバヘッドをもたらすことを示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 誤り検出 ,  監視装置 ,  *演算プロセッサ ,  誤り率 ,  雑音安定度 ,  電圧変動 ,  制約条件 ,  ロバスト性 ,  心電図
準シソーラス用語： CMOS技術 ,  *低電力化 ,  テストチップ ,  ウェアラブル ,  *サブ閾値 ,  *誤り耐性 , 【Automatic Indexing@JST】

分類 (3件)： 専用演算制御装置  (JC04030Y) ,  信号理論  (ND02020G) ,  符号理論  (ND02030R)

タイトルに関連する用語 (6件)： 面積効率 ,  誤り耐性 ,  超低電力 ,  サブしきい値 ,  ECG ,  プロセッサ