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J-GLOBAL ID：201602295592302473   整理番号：16A1153140

変動の存在下における回路設計方法論のためのデバイスレベルモデリングの課題【Powered by NICT】

Device level modeling challenges for circuit design methodology in presence of variability

著者 (5件)： Juge A. (STMicroelectronics, Technology and Design Platform Development, 850, rue Jean Monnet, F-38926 Crolles, France) ,  Franco J. (STMicroelectronics, Technology and Design Platform Development, 850, rue Jean Monnet, F-38926 Crolles, France) ,  Gouget G. (STMicroelectronics, Technology and Design Platform Development, 850, rue Jean Monnet, F-38926 Crolles, France) ,  Scheer P. (STMicroelectronics, Technology and Design Platform Development, 850, rue Jean Monnet, F-38926 Crolles, France) ,  Poiroux Thierry (CEA-Leti, MINATEC Campus, 17, rue des Martyrs, 38054 Grenoble, France)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： SISPAD  ページ： 7-14  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デカナノメータ範囲にCMOS技術スケーリングはcm原子スケール~と回路歩留りdetractorsとして作用するマルチスケールプロセス変動の影響を緩和するために課題を提起した。,DC/AC電気特性の変動影響を劇的に増加することが確立されているが超低電力(ULP)範囲で回路応用はしきい値近傍領域におけるMOSFET素子動作をもたらした。変動性軽減技術はプロセス開発の一部である。添加では,正確な回路設計方法論は,回路性能マージンと仕様を決定し,回路レベル変動性低減/補償技術を開発するために,高収率と変動性の存在下で製造可能な製品を可能にするために必要である。これに関連して,著者らは回路設計のためのデバイスモデリング要求を更新,設計空間を通して正確な回路シミュレーションを支援するのに必要なデバイスの電気的キャラクタリゼーションとコンパクトモデリング方法論を再検討した。局所規模で空間的変動成分に焦点を当て,系統的レイアウト効果と統計的変動を含む。このアプローチは,UTBB FDSOIデバイスについて説明した。変動の存在下で正確な回路シミュレーションのためのデバイスモデリング挑戦を一層よく同定できた。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 回路特性 ,  回路シミュレーション ,  応用回路 ,  キャラクタリゼーション ,  MOSFET ,  *回路設計 ,  プロセス開発 ,  歩留り
準シソーラス用語： コンパクトモデリング ,  設計空間 ,  超低消費電力 ,  プロセス変動 ,  原子スケール ,  CMOS技術 ,  *設計方法論 , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (1件)： 設計方法論