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J-GLOBAL ID：201702212922662321   整理番号：17A0062550

マルチクロック並列試験コントローラの設計【JST・京大機械翻訳】

Design of parallel test controller applied to multiple clock domains

著者 (4件)： Jiao Fang (School of Software & Microeletronics, Peking University) ,  Zhang Yue (School of Software & Microeletronics, Peking University) ,  Yan Yunyao (School of Software & Microeletronics, Peking University) ,  Yan Wei (School of Software & Microeletronics, Peking University)
資料名： Dianzi Jishu Yingyong  (Dianzi Jishu Yingyong)
巻： 42  号： 9  ページ： 29-31,35  発行年： 2016年 
JST資料番号： C2505A  ISSN： 0258-7998  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： IEEE1149におけるTAP制御装置の概念とIEEE1500 の概念を結合して,IEEE1500試験規格に基づくIEEE1149試験標準に適合する試験制御装置を設計した。また,異なるクロッククロックを満たすときに並列レジスタを配置する機能を設計し,複数クロッククロックにおけるレジスタ配置時間を節約し,テスト効率を向上させることができた。その結果,VERDIのシミュレーション結果は,本論文で設計した試験構造が期待されることを示した。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  規格 ,  レジスタ ,  *制御装置
準シソーラス用語： IEEE 1500 , 【Automatic Indexing@JST】

著者キーワード (5件)： IEEE1500 standard ,  IEEE1149 standard ,  TAP ,  wrapper ,  test

分類 (2件)： 人工知能  (JE08000Z) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (5件)： マルチ ,  クロック ,  試験 ,  コントローラ ,  設計