文献

J-GLOBAL ID：201702215373096981   整理番号：17A0375366

フォールトトレラントマイクロプロセッサの命令レベル冗長実行のための探索予測【Powered by NICT】

Explore prediction for instruction level redundant execution in fault tolerant microprocessors

著者 (4件)： Dai Hongjun (Department of Computer Science and Technology, Shandong University, Jinan, China) ,  Yan Chao (Department of Computer Science and Technology, Shandong University, Jinan, China) ,  Gong Bin (Department of Computer Science and Technology, Shandong University, Jinan, China) ,  Yang Jianfeng (Department of Electronic Information, Wuhan University, Wuhan, China)
資料名： Journal of Systems Architecture  (Journal of Systems Architecture)
巻： 70  ページ： 70-81  発行年： 2016年 
JST資料番号： A0883A  ISSN： 1383-7621  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 現代マイクロプロセッサを用いた多くのデバイスは過渡的ソフトエラーの注目を作成した。スーパスカラ・アウトオブオーダプロセッサにおける命令レベル時間冗長のための以前の戦略は通常実行と比較してある種の応用における45%までの性能劣化であった。理由は冗長な作業負荷は通常の実行を遅らせることである。溶液は以前に実行される命令の結果を再利用することによって特定の冗長実行を避けるために提案されているが,命令レベル並列性およびパイプラインスループットの限界が残っている。本論文では,命令レベル時間冗長性と正常な実行の間の性能ギャップを回収するための新しい技法を提案した。信頼性予測を実装し,二重命令流スーパスカラ・コアの問題論理とを統合し,性能問題を解決することができるかを実証するために広範囲な評価を行うために集合マイクロアーキテクチャ拡張を示した。実験は平均では冗長実行により引き起こされた総体的なIPC損失の約71.13%を得ることができることを示した。一般的に,高い過渡的誤り率において多くの性能と電力効率を示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 再利用 ,  *マイクロプロセッサ ,  誤り率 ,  ソフトエラー ,  冗長性 ,  電力効率
準シソーラス用語： マイクロアーキテクチャ ,  信頼性予測 ,  性能劣化 , 【Automatic Indexing@JST】

著者キーワード (3件)： フォールトトレランス ,  信頼性予測 ,  二重命令実行

分類 (4件)： 計算機システム開発  (JD02010R) ,  汎用演算制御装置  (JC04020N) ,  半導体集積回路  (NC03162T) ,  その他のディジタル計算機方式  (JC02050G)

タイトルに関連する用語 (6件)： フォールトトレラント ,  マイクロプロセッサ ,  命令 ,  冗長 ,  探索 ,  予測