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J-GLOBAL ID：201702217500850680   整理番号：17A0214312

5nm技術での32ビットプロセッサコア:トランジスタと相互接続影響VLSIシステムの性能の解析【Powered by NICT】

32-bit Processor core at 5-nm technology: Analysis of transistor and interconnect impact on VLSI system performance

著者 (5件)： Lee Chi-Shuen (Deprtment of Electrical Engineering, Stanford University, Stanford, CA 94305, USA) ,  Cline Brian (ARM Inc., Austin, TX 78735, USA) ,  Sinha Saurabh (ARM Inc., Austin, TX 78735, USA) ,  Yeric Greg (ARM Inc., Austin, TX 78735, USA) ,  Wong H.-S. Philip (Deprtment of Electrical Engineering, Stanford University, Stanford, CA 94305, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： IEDM  ページ： 28.3.1-28.3.4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 32ビット市販プロセッサコアは,トランジスタと相互接続技術オプションとシステム性能に及ぼす増加相互接続抵抗の影響を研究するために,5nm設計ルールで実装した。得られた洞察は1)ダウンスケーリングFETゲート長の主要な利点は,固有ゲート容量の代わりにMEOL寄生を低減することである。2)2D材料ベースFETは投影されたSi FinFETと比較して理論における 2*良好な内殻準位エネルギー遅延積を達成できる接触抵抗<6×10~ 8Ωμm~2Si FinFETを用いた炉心性能に適合する2D FETに必要である。固定線負荷を持つリング発振器を完全配置配線を行うことなしに使用されているならば,3)より多くの細胞とビアを使用することのコストで全遅延の15%~35%,マニフェストではないに寄与するこのような信号ルーティング最適化はBEOL抵抗の影響を緩和することができる。4)間伐Cu拡散障壁は11%までをシステム性能を改善し,BEOL変動影響を緩和することができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 接触抵抗 ,  *相互接続 ,  リング発振器 ,  経路選定 ,  *超LSI ,  拡散障壁 ,  配線 ,  最適化 ,  通信操作
準シソーラス用語： BEOL ,  FinFET ,  ゲート長 ,  ダウンスケーリング ,  設計規則 ,  システム性能 ,  *プロセッサコア , 【Automatic Indexing@JST】

分類 (1件)： 発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： ビット ,  プロセッサコア ,  トランジスタ ,  相互接続 ,  VLSI ,  解析