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J-GLOBAL ID：201702223810569856   整理番号：17A0181861

負群遅延補償を用いた24GHz新しい実時間遅延移相器【Powered by NICT】

A 24-GHz novel true-time-delay phase shifter utilizing negative group delay compensation

著者 (4件)： He Lai (State Key Laboratory of ASIC and Systems, Fudan University, Shanghai 201203, China) ,  Li Wei (State Key Laboratory of ASIC and Systems, Fudan University, Shanghai 201203, China) ,  Li Ning (State Key Laboratory of ASIC and Systems, Fudan University, Shanghai 201203, China) ,  Ren Junyan (State Key Laboratory of ASIC and Systems, Fudan University, Shanghai 201203, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： PAST  ページ： 1-7  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 負群遅延補償の新しい方法に基づく広帯域TTD(真時間遅延)移相器は24.25~26.65GHz自動車レーダ応用のために提案した。TSMC65-nm CMOS LP技術で設計し,作製した。二重結合は,COBパッケージチップに適用し,試験ボードは測定のためのネットワークアナライザに接続されている。1.5GHzの瞬間帯域幅では,最大相対群遅延はpsであり,相対群遅延の変動はpsであった。相対時間遅延の分解能は最大位相シフト角を持つ60 25.5GHz程度で6ビット移相器と同等であった。TTD移相器は25.9で,23dBの損失と在胎週数24.4GHzで雑音指数28dBを実現した。S11とS22は 10dB以下であった。IIP3を25GHzで 0.7dBmである。1.2V電源電圧では,12mAの電流を消費する。チップ面積は試験パッドを除く695*390μm~2だけであった。性能が劣化するが,実時間遅延同調の特徴を証明した。設計経験の不足とESDパッド,ボンドワイヤ,PCBトレース,などを含むテストベンチの不正確なモデリングは,その後の設計バージョンで改善されるであろうと提案した回路は,高分解能とミリ波TTD移相器のコンパクトな設計のためのかなりの代替法であることを証明した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： EHF波 ,  分解能 ,  広帯域 ,  *群遅延特性 ,  パッド ,  位相シフト ,  モデリング ,  *移相器 ,  同調 ,  高分解能 ,  帯域幅 ,  雑音指数 ,  CMOS
準シソーラス用語： チップ面積 ,  *時間遅れ , 【Automatic Indexing@JST】

分類 (2件)： その他の電磁気的量の計測法・機器  (AD07070F) ,  アンテナ  (ND06000M)

タイトルに関連する用語 (4件)： 群遅延 ,  補償 ,  時間遅延 ,  移相器