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J-GLOBAL ID：201702233169183691   整理番号：17A0020885

擬似CMOS回路のための雑音余裕解析【Powered by NICT】

Noise margin analysis for Pseudo-CMOS circuits

著者 (6件)： Zhao Qinghang (Department of Electronic Engineering Tsinghua University Beijing, China) ,  Sun Wenyu (Department of Electronic Engineering Tsinghua University Beijing, China) ,  Liu Yongpan (Department of Electronic Engineering Tsinghua University Beijing, China) ,  Yang Huazhong (Department of Electronic Engineering Tsinghua University Beijing, China) ,  Zhao Jiaqing (Department of Electronic Engineering Shanghai Jiaotong University Shanghai, China) ,  Guo Xiaojun (Department of Electronic Engineering Shanghai Jiaotong University Shanghai, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： CAD-TFT  ページ： 1  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 擬似CMOS論理の大きな雑音余裕指数にもかかわらず,その解析モデルは存在しなかった。本論文では,擬似CMOS(擬D)論理回路のための静的雑音余裕モデルを導出した。最後に,雑音余裕に及ぼす設計パラメータの影響を解析した。シミュレーションは,モデル化誤差は約3%であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 論理回路 ,  *雑音余裕 ,  解析モデル ,  *CMOS
準シソーラス用語： モデル化誤差 ,  設計変数 ,  *CMOS集積回路 , 【Automatic Indexing@JST】

分類 (2件)： 信号理論  (ND02020G) ,  音声処理  (JE05000E)

タイトルに関連する用語 (4件)： 擬似 ,  CMOS回路 ,  雑音余裕 ,  解析