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J-GLOBAL ID：201702234122030727   整理番号：17A0243048

多重ループの動的挙動解析のためのループブロックを導入したパスプロファイラの実現

Implementation of Path Profiler using Loop Block for Dynamic Behavior Analysis of Nested Loops

著者 (5件)： 菊池祐貴 (宇都宮大 大学院工学研究科) ,  大津金光 (宇都宮大 大学院工学研究科) ,  馬場敬信 (宇都宮大 オプティクス教育研究セ) ,  横田隆史 (宇都宮大 大学院工学研究科) ,  大川猛 (宇都宮大 大学院工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 415(VLD2016 70-101)  ページ： 103-108  発行年： 2017年01月16日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,特徴の異なる複数のコアアーキテクチャを同一チップ上に混載した,ヘテロジニアスマルチコアプロセッサが普及しつつある。特徴の異なるコアを有効に活用して最適な並列処理を実現するためには,並列化の対象となるプログラムの静的および動的な特性を把握することが必要である。特に,より効率的な並列処理を実現するためには動的情報の把握は必要不可欠である。そこで我々はこれまでに,ループに対してより有効な並列化を行うためのプロファイル情報を取得可能なパスプロファイラを開発した。しかし,これまでは多重ループを解析する場合に最内ループ以外の解析が困難であった。この課題を解決し,多重ループの各階層を対象とした解析を行えるようにするために,ループブロックを導入する。本稿では,多重ループの解析を可能にしたプロファイラの実現方法について述べ,動作検証の結果について述べる。(著者抄録)

シソーラス用語： *多重化 ,  *ループ ,  *動的解析 ,  *解析 ,  *通信チャネル ,  *支援プログラム ,  *ブロック ,  演算プロセッサ ,  計算機アーキテクチャ ,  計算 ,  マイクロプロセッサ ,  並列処理
準シソーラス用語： *挙動解析 ,  *プロファイラ ,  プロセッサコア ,  プロセッサアーキテクチャ ,  ヘテロジニアスコンピューティング ,  マルチコアプロセッサ

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (4件)：

• Corpration, NVIDIA, “NVIDIA Tegra mobile processor.” http://www.nvidia.com/object/tegra.html, 2016.
• 大島一輝,大津金光,馬場敬信,大川猛,横田隆史,“プログラム実行パス間のデータ依存を解析するためのパスプロファイラの実現”,信学技報,Vol.114,No.155,pp.203-208(CPSY2014-44),2014.
• Nicholas Nethercote and Julian Seward, “Valgerind: A Framework for Heavyweight Dynamic Binary Instrumentation”, Proc. of ACM SIGPLAN 2007 Conference on Programming Language Design and Implementation (PLDI 2007), pp.89-100, 2007.
• Thomas Ball and James R. Larus, “Efficient Path Proling”, Proc. 29th Ann. IEEE/ACM Int'l Symp. Microarchitecture, pp.46-57, 1996.

タイトルに関連する用語 (4件)： 多重 ,  ループ ,  動的挙動 ,  解析