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J-GLOBAL ID：201702236117176267   整理番号：17A0240824

減少した遅れ時間を持つ65nm CMOSにおける低電力比較器【Powered by NICT】

Low-power comparator in 65-nm CMOS with reduced delay time

著者 (4件)： Tohidi Mohammad (Integrated Circuits and Electronics Lab., Department of Engineering, Aarhus University, Aarhus, Denmark) ,  Madsen Jens K. (Integrated Circuits and Electronics Lab., Department of Engineering, Aarhus University, Aarhus, Denmark) ,  Heck Martijn J. R. (Integrated Circuits and Electronics Lab., Department of Engineering, Aarhus University, Aarhus, Denmark) ,  Moradi Farshad (Integrated Circuits and Electronics Lab., Department of Engineering, Aarhus University, Aarhus, Denmark)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICECS  ページ： 736-739  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,65nm CMOSプロセスで高速・低電力ラッチコンパレータを提示した。著者らの提案した構造では,クロック周波数を高め,消費電力と遅延時間を削減するために静的電力消費で調整したdelaid時計によるラッチ回路は従来のラッチコンパレータに添加されていない。,著者らの提案した構造の最大クロック周波数は0.6Vで1.7GHzから700MHzからの増強された。さらに,700MHz(0.6Vで)のクロック周波数で,電力消費および著者らの提案した構造の遅延時間は,従来の構造と比較して38%及び65%減少した。,高インピーダンス入力およびレールツーレール出力振幅として従来のコンパレータの他の利点は,提案した構造を保っていた。最後に,Monte Carloシミュレーションを行い,この提案した構造はミスマッチの影響に対してロバストであることを実証した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力消費 ,  シミュレーション ,  高速度 ,  ラッチ回路 ,  不整合 ,  インピーダンス ,  *コンパレータ ,  ロバスト性 ,  消費電力 ,  *CMOS
準シソーラス用語： レールツーレール ,  クロック周波数 ,  *低電力化 ,  *遅延時間 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  電源回路  (NC05060Q)

タイトルに関連する用語 (4件)： 遅れ時間 ,  CMOS ,  低電力 ,  比較器