文献

J-GLOBAL ID：201702246030299949   整理番号：17A0417665

65nm CMOSにおける柔軟なクロックを持つ29.6Aの10Gb/S5.75pJトランシーバ【Powered by NICT】

29.6 A 3-to-10Gb/s 5.75pJ/b transceiver with flexible clocking in 65nm CMOS

著者 (8件)： Nandwana Romesh Kumar (University of Illinois, Urbana, United States of America) ,  Saxena Saurabh (IIT Madras, Chennai, India) ,  Elkholy Ahmed (University of Illinois, Urbana, United States of America) ,  Talegaonkar Mrunmay (University of Illinois, Urbana, United States of America) ,  Zhu Junheng (University of Illinois, Urbana, United States of America) ,  Choi Woo-Seok (University of Illinois, Urbana, United States of America) ,  Elmallah Ahmed (University of Illinois, Urbana, United States of America) ,  Hanumolu Pavan Kumar (University of Illinois, Urbana, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 492-493  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 広範囲のデータ速度で動作するシリアルリンク送受信機は,柔軟性と単一チップ多標準溶液の急速実現を提供する。細粒度でのマルチレーン送受信機における各車線のデータ速度を独立に制御する能力は,価値あるものである[1,2]。なトランシーバの実施には広い周波数範囲で動作するアナログフロントエンドとクロック回路を必要とする。結果として,単一のデータ速度で動作するように最適化した送受信機と比較して,柔軟な符号量送受信機は電力と面積空腹[1]。単一PLLは全界面動作範囲全体でクロックを生成できないので,[1,2]は複数のLCタンク,注意深く最適化波形整形回路,電力消費の大きいクロック分配,および複雑な周波数計画法を用いた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 最適化 ,  周波数計画 ,  波形成形 ,  *クロック ,  電力 ,  柔軟性 ,  電力消費 ,  *送受信機 ,  高速度 ,  *CMOS
準シソーラス用語： クロック分配 ,  アナログフロントエンド ,  細粒度 ,  シリアルリンク ,  データレート , 【Automatic Indexing@JST】

分類 (2件)： その他の電子回路  (NC05090X) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： CMOS ,  クロック ,  トランシーバ