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J-GLOBAL ID：201702246674012119   整理番号：17A0417659

ディジタル増幅器技術を用いた28nm CMOSによる28.7A,0.7V,12ビット160MS/s12.8fJ/conv段階パイプラインSARA DC【Powered by NICT】

28.7 A 0.7V 12b 160MS/s 12.8fJ/conv-step pipelined-SAR ADC in 28nm CMOS with digital amplifier technique

著者 (9件)： Yoshioka Kentaro (Toshiba, Kawasaki, Japan) ,  Sugimoto Tomohiko (Toshiba, Kawasaki, Japan) ,  Waki Naoya (Toshiba, Kawasaki, Japan) ,  Kim Sinnyoung (Toshiba, Kawasaki, Japan) ,  Kurose Daisuke (Toshiba, Kawasaki, Japan) ,  Ishii Hirotomo (Toshiba, Kawasaki, Japan) ,  Furuta Masanori (Toshiba, Kawasaki, Japan) ,  Sai Akihide (Toshiba, Kawasaki, Japan) ,  Itakura Tetsuro (Toshiba, Kawasaki, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 478-479  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 例えば802.11Ac波2と802.11ax案,無線標準はデータトラヒックに対処するためのユーザスループットを向上させることを目的とする。高速(f_s>100MS/s)と高分解能(ENOB>9.5b)A DCは前縁無線SoCに必須であるが,帯域幅とPAPR仕様を示した。,低消費電力(FoM<20fJ/conv)は,モバイルアプリケーションのために重要である。数パイプラインSARA DCがこれらの設計目標を満たす[1-3]を提示した。しかし,ディープサブミクロンCMOSにおける,MDACのための高DC利得演算増幅器の設計が低減した真性トランジスタ利得とサブ1V電源電圧に起因する深刻な障害である。,すべての設計はディジタルキャリブレーションを利用対利得誤差と低利得増幅器の使用に耐える。少なくともいくつかの十msのキャリブレーション時間を必要とし,長い始動時間と減少したSoC電力効率をもたらした。さらに,このようなキャリブレーションは,突然の電源電圧変動を追跡できず,バイパスコンデンサとそのような変動を抑制する有意にチップコスト[1-2]に影響を与える。さらに,増幅器非線形性は未解決のままである低電源電圧で,限られた増幅器スイングはSAR雑音要求を強化している。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 演算増幅器 ,  *ディジタル方式 ,  高速度 ,  帯域幅 ,  *増幅器 ,  電力効率 ,  高分解能 ,  非線形性 ,  利得 ,  *CMOS
準シソーラス用語： 利得誤差 ,  電源電圧 ,  ディープサブミクロン ,  低電力化 ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (4件)： 移動通信  (ND08030H) ,  AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T) ,  計算機網  (JC03000K)

タイトルに関連する用語 (8件)： ディジタル ,  増幅器 ,  CMOS ,  ビット ,  段階 ,  パイプライン ,  SARA ,  DC