文献

J-GLOBAL ID：201702251135156951   整理番号：17A0457816

多層遷移ビットマスキングによる署名マッチングのハードウェア加速【Powered by NICT】

Hardware acceleration of signature matching through multi-layer transition bit masking

著者 (4件)： Shankar Subramanian Shiva (Intel Technology Asia Pte. Ltd., Singapore) ,  Lin PinXing (Intel Technology Asia Pte. Ltd., Singapore) ,  Herkersdorf Andreas (Institute for Integrated Systems, Technische Universitaet Muenchen, Munich, Germany) ,  Wild Thomas (Institute for Integrated Systems, Technische Universitaet Muenchen, Munich, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ITNAC  ページ： 217-224  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： コンテンツを意識したネットワークは,次世代住宅ゲートウェイルータ(RGR)における積分特徴であろう。署名マッチングは,コンテンツを意識したネットワークのほとんどの時間は重要な操作である。広帯域速度はスマートホームに接続されたもの(IOT)全クライアントのインターネットを管理し,保護するために署名マッチングのハードウェア加速の必要性を必要とする。決定性有限オートマトン(DFA)は,署名マッチング処理を可能にする線形時間で実行できることが指数関数的蓄積複雑性を持っている。ビットマップベースの遷移圧縮技術は,ハードウェアに優しく,マルチギガビットスループットで署名マッチングを達成するために用いることができる。しかし,その欠点は,圧縮後の冗長遷移の貯蔵をもたらす非効率的遷移圧縮である。既存のビットマップに基づく技術より転移を効率良く圧縮する二ビットマスキング技術を提案した。98%の圧縮比は提案した技術を用いて達成でき,これはメモリ使用量の50%減少をもたらす圧縮オートマトンを貯蔵する。ハードウェア加速アーキテクチャは,マルチギガビットレートで署名マッチングを達成への遷移を展開するために各技術を提案した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ネットワーク ,  インターネット ,  *マッチング ,  積分 ,  オートマトン ,  決定性オートマトン ,  *ハードウェア ,  広帯域 ,  線形性 ,  コンテンツ ,  圧縮比 ,  指数関数
準シソーラス用語： ビットマップ ,  複雑性 ,  スマートホーム , 【Automatic Indexing@JST】

分類 (2件)： 計算機網  (JC03000K) ,  オートマトン理論  (JB04000O)

タイトルに関連する用語 (8件)： 多層 ,  遷移 ,  ビット ,  マスキング ,  署名 ,  マッチング ,  ハードウェア ,  加速