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J-GLOBAL ID:201702257770888196   整理番号:17A0667935

RoBルータ:リオーダ・バッファを用いた低遅延ネットワークオンチップルータマイクロアーキテクチャ【Powered by NICT】

RoB-Router: Low Latency Network-on-Chip Router Microarchitecture Using Reorder Buffer
著者 (5件):
資料名:
巻: 2016  号: HOTI  ページ: 68-75  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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スイッチ割当はネットワークオンチップ(NoC)のための臨界パイプラインステージであり,入力バッファにおけるパケットの順序に影響される。NoCにおける伝統的入力待ち行列ルータは,少数仮想チャネル(VC)をもつにすぎず,VCのパケットが固定次数に組織化される。VCのヘッドでパケットスイッチアロケータによる割り当てできる唯一のような設計であるヘッドオブライン(HoL)ブロッキングの影響を受けやすい。HoLブロッキングはスイッチ割当の効率だけでなく,NoCの性能を大きく劣化させる。本論文では,HoLブロッキングを軽減し,スイッチ割当を加速し,それ故にNoCの待ち時間を減らすために再発注バッファ(RoB)技術を利用することを提案した。RoBsはVCの頭部ではなく位置するパケットが頭部パケット前に配分するためにとしてVCを設計することを提案した。RoBsスイッチ割当における衝突を低減し,スイッチ割当におけるマッチング数を効果的に増加させることができる。性能とコスト間のトレードオフを考慮した軽量様式で伝統的な入力待ち行列ルータに基づくRoBルータを設計した。この設計は,最も最新の入力待ち行列ルータに拡張することができる。評価結果は,RoBルータは,現在最も効率的なスイッチアロケータTSルータよりも合成トラヒックの下でとPARSECから微量パケット待ち時間の46%と15.7%の性能改善を達成することができ,エネルギーと面積のコストは中程度であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (3件):
分類
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半導体集積回路  ,  電話・データ通信・交換一般  ,  計算機網 
タイトルに関連する用語 (2件):
タイトルに関連する用語
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