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J-GLOBAL ID：201702258295553222   整理番号：17A0825256

電圧基準トポロジーに基づく全線量測定回路の設計【Powered by NICT】

Total Dose Measurement Circuit Design Based on a Voltage Reference Topology

著者 (7件)： Shetler K.J. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Holman W.T. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Kauppila J.S. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Witulski A.F. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Bhuva B.L. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Zhang E.X. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA) ,  Massengill L.W. (Department of Electrical Engineering and Computer Science, Vanderbilt University, Nashville, TN, USA)
資料名： IEEE Transactions on Nuclear Science  (IEEE Transactions on Nuclear Science)
巻： 64  号： 1  ページ： 559-566  発行年： 2017年 
JST資料番号： C0235A  ISSN： 0018-9499  CODEN： IETNAE  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOS集積回路における追跡放射線被曝のための回路設計を提示した。設計は様々なCMOSプロセスのスケールと統合することができる。提示した設計は,電圧基準回路トポロジーに基づいており,放射線分解による電圧の変化は出力で増幅した。プロトタイプの限界に対処するためにIBM180nm技術と技術で作製したテストチップを用いたプロトタイプ設計からの実験データを提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *電圧 ,  放射線被曝 ,  放射線分解 ,  *位相幾何学 ,  回路設計 ,  プロトタイプ ,  CMOS集積回路 ,  行為
準シソーラス用語： テストチップ ,  回路トポロジー ,  CMOSプロセス ,  *測定回路 , 【Automatic Indexing@JST】

分類 (2件)： 放射線検出・検出器  (AD08020J) ,  素粒子・核物理実験計測用エレクトロニクス  (BE01020Q)

タイトルに関連する用語 (3件)： トポロジー ,  線量測定 ,  設計