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J-GLOBAL ID:201702258956415012   整理番号:17A0275103

チップ上のネットワークフォールトトレランス法に関する研究【Powered by NICT】

Research on network fault tolerance method on chip
著者 (5件):
資料名:
巻: 2016  号: CISP-BMEI  ページ: 871-876  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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NoCは,冗長な特徴,フォールトトレラント経路選定アルゴリズムを研究するためのこれらの与えた条件を,発信元ノードから宛先ノードへ複数経路が,すなわちを持っている。本論文が既存の耐故障性ルーティングアルゴリズムを研究することによって新しいフォールト・トレラントアルゴリズムを提案した。2Dメッシュトポロジー構造のネットワークの位置に基づくエッジノードと内部ノードに各ノードの分割。これら二種類のノードのそれぞれの特性の観点から本論文では現在の課題最良伝送路の特性におけるルーティングノードを決定するより迅速に支援する比較的高速経路決定モデルまたは回転モデルを提案した。繰り返し動作時間を有意に減少させ,データ計算の量を減少させ,ネットワークふくそうの発生に関する容易さと制限に役立ち,ネットワーク上の全片のデータ処理効率を改善することができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (1件):
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移動通信 
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