文献

J-GLOBAL ID：201702260274704452   整理番号：17A0020614

回避雑音干渉とCIJ低減技術のための適応帯域幅PLLを用いた10Gbits/s/pin DFE少ないグラフィックDRAMインターフェイス【Powered by NICT】

A 10 Gbits/s/pin DFE-Less Graphics DRAM Interface With Adaptive-Bandwidth PLL for Avoiding Noise Interference and CIJ Reduction Technique

著者 (4件)： Song Junyoung (Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea) ,  Lee Hyun-Woo (SK Hynix semiconductor Inc., Icheon, South Korea) ,  Hwang Sewook (Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea) ,  Kim Chulwoo (Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 1  ページ： 344-353  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 10Gbits/s/pinグラフィックスDRAM界面は65nm CMOS技術で開発した。いくつかの設計技術は,雑音環境下での高速動作のために提案した。高速プリチャージデータサンプラは,判定帰還等化器を必要とせずに高速サンプリングを保証する。データサンプリングマージンを増加させるために,PLL帯域幅はシステム雑音に依存して最適化され,これはクロックジッタを55.1%減少させた。クロストークに誘起したジッタ(CIJ)低減技術をGDDR5界面に対して提案された訓練系列を用いてDQジッタを抑制した。術前・ディエンファシスは一つの補助ドライバに統合した。このチップは10Gbits/s/pinで動作し,CIJ還元法を用いた0.78UIのデータアイ開口を示した。TXとRXの電力消費はそれぞれ8.28及び5.5pJ/b/channelであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *インタフェイス ,  界面 ,  開口 ,  高速度 ,  *帯域幅 ,  クロストーク ,  電力消費 ,  *DRAM ,  ジッタ ,  *雑音 ,  最適化 ,  CMOS
準シソーラス用語： クロックジッタ ,  判定帰還型等化器 ,  雑音環境 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (10件)： 回避 ,  雑音 ,  干渉 ,  適応 ,  帯域幅 ,  PLL ,  DfE ,  グラフィック ,  DRAM ,  インターフェイス