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J-GLOBAL ID：201702263238296905   整理番号：17A0095283

14 BIT 250 MS / S電気パイプライン型ADCの全定制レイアウト【JST・京大機械翻訳】

Full-Custom Layout Design of 14 bit 250 MS/ s Charge Domain Pipelined ADC

著者 (4件)： Zhang Ganying (The 58th Research Institute, CETC) ,  Chen Zhenhai (The 58th Research Institute, CETC) ,  Wei Jinghe (The 58th Research Institute, CETC) ,  Yu Zongguang (The 58th Research Institute, CETC)
資料名： Bandaoti Jishu  (Bandaoti Jishu)
巻： 41  号： 8  ページ： 575-579  発行年： 2016年 
JST資料番号： C2378A  ISSN： 1003-353X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 0.18ΜM 1P6M 1.8V CMOSプロセスを用いた14 BIT 250 S/S S 電気のパイプラインアナログディジタル変換器(ADC)の全定制レイアウトを紹介した。ADCの性能を改善するために,標準CMOSプロセスに基づく高速高精度電荷パイプラインADCのレイアウトを設計した。レイアウトの実現には,分散型電源,地線,クロックネットワークトポロジーを統合して使用した。試験結果は,このADC回路が,全MHZの入力信号対雑音比(SNR)が69.9MW/Sであり,電力消費が230MWであることを示した。チップ面積は2.6MM×4MMであり,レイアウトはADC回路の性能を良く実現した。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 電力消費 ,  分散型電源 ,  高速度 ,  *SN比 ,  電荷 ,  CMOS ,  高精度 ,  パイプラインAD変換器
準シソーラス用語： チップ面積 ,  CMOSプロセス ,  パイプラインADC , 【Automatic Indexing@JST】

著者キーワード (6件)： pipelined analog-to-digital converter ,  charge domain ,  layout design ,  sub-stage circuit ,  high speed ,  high precision

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： BIT ,  パイプライン ,  ADC ,  レイアウト