文献

J-GLOBAL ID：201702263813795858   整理番号：17A0056326

近しきい値動作のための低電力SRAMビットセル設計【Powered by NICT】

Low power SRAM bitcell design for near-threshold operation

著者 (4件)： Park Juhyun (School of electrical and electronic engineering, Yonsei University) ,  Jeong Hanwool (School of electrical and electronic engineering, Yonsei University) ,  Kim Hyun Jun (School of electrical and electronic engineering, Yonsei University) ,  Jung Seong-Ook (School of electrical and electronic engineering, Yonsei University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ICCE-Asia  ページ： 1-4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近しきい値電圧(V_th)動作する回路は電池式装置が必要である。特に,V_th変動に対して脆弱であるためスタティックランダムアクセスメモリ(SRAM)設計は,近いV_th領域において重要である。近Vth領域におけるV_th変動超V_th領域のそれよりもより重要である超V_th運転のための従来の6T SRAMビットセル設計は近いV_th運転に使用できない。添加では,誤り訂正コード(ECC)は,高い読取安定性を達成し,能力収率を記述する必要がある。本論文では,SRAMにおけるECC型に従ってビットセル収率を解析し,効率的な近傍V_thビットセル設計を65nm技術で面積オーバヘッドを考慮して決定した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電池 ,  誤り訂正符号 ,  *SRAM
準シソーラス用語： 閾値電圧 ,  *セル設計 ,  低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： しきい値 ,  低電力 ,  SRAM ,  ビット ,  セル設計